Hans最新出炉的Nehalem裸片分析，L2/L3 cache是这样摆放的

itany

怎么会这样子？！居然共享的L3是分割开的阿 :wacko:

itany

会不会为了SMT上双L1I呢？

itany

原帖由 flz821028 于 2007-10-8 21:01 发表
为什么不把L2做大点？？

不要忘了intel是include缓存，L3的内容要完全包含L2，要是L2的总大小和L3差不多，那L3就没啥用了
而且，L2更小可以实现更低的延迟，提高性能阿
平衡L2延迟降低带来的好处和命中率降低带来的坏处，在有L3的情况下，更小的L2是个好选择

itany

原帖由 maomaobear 于 2007-10-8 21:04 发表
amd更有话说了，胶水4核

看看他自家的K10，AMD绝不敢这样说的
只能说：Intel又在模仿我们的创意，我们早在x年前就提出了四核心独立L2，共享L3的设计

itany

原帖由 紫色 于 2007-10-8 21:30 发表


在265平方毫米还要加上intel 60-70%的毛利。

出处？
貌似某人已经要求版主删贴了吧？ (_(

itany

不过貌似有个大仙就是凭着核心图说找到了K10 4 Decoder能力的证据的 (_(

另外，也不排除是G80般的阴谋 :wacko:

itany

原帖由 1empress 于 2007-10-10 18:01 发表
NF2是双通道MC好不好


当然NF2这个双通道比865P那个胶水双通道要灵活一些

865的双通道怎么成胶水的了？
865的双通道性能更高……

itany

原帖由 snakenj 于 2007-10-9 10:17 发表
为何不直接把L2加大到12MB呢？

怕命中率底下？

L2越大，延迟越大
当增加L2容量带来微不足道的性能提升被增加的额外延迟吃掉的时候，一个小的、独立的L2缓存是很好的选择；再加上一个大的，共享的L3，可以有效的降低总的延迟

itany

原帖由 1empress 于 2007-10-10 23:03 发表



865只是把mc位宽加倍  同时存取两个通道

NF2可以同时独立存取每个通道

当FSB大于等于内存带宽的时候没有必要实现地址独立双通道，865这样设计反而可以降低延迟，实现最佳性能
而NF2的双通道本身就没有太大的意义，就是独立存取，又能有几个百分点的性能提升？
设计要因地制宜

这就好比增加L3对Intel是积极的，对AMD就不一定了……

itany

原帖由 lcdg 于 2008-3-19 03:37 发表
其实我有一个问题
L1在哪里？:wacko:

L1D和L1I都画上了啊……

itany

原帖由 lzy24 于 2008-3-19 11:31 发表
新图很强大

..
L1 32KB+32KB per core

我在想是不是每个逻辑核心16KB的L1D呢？