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标题: 求个DFI NF3 250GB 主板说明书 [打印本页]
作者: archi    时间: 2006-1-3 14:17
标题: 求个DFI NF3 250GB 主板说明书
参数实在太多了，搞不定，望各位知情大侠告诉我一下那里有电子版的？
作者: I化神    时间: 2006-1-3 17:35
www.dfi.com.tw
作者: huangruxi888    时间: 2006-2-23 02:14
不用求了..说明书里面什么都不讲的
作者: 886878    时间: 2006-2-23 04:39
原帖由 huangruxi888 于 2006-2-23 02:14 发表1 r( ^* e; S# T  v8 _
不用求了..说明书里面什么都不讲的
) b2 R/ k, ~2 s* c! Y
说明书很简单的，没具体说)_)
作者: 886878    时间: 2006-2-23 04:50
DFI NF4 BIOS Memory 操作指南
" a. ]% x& t0 m. M6 f
( j8 i' X- O1 U! M5 r  Q: Y(本文摘錄自www.dfi-street.com/forum/ ) # n" ~1 O1 M% N$ @, J# v/ a5 f3 U
5 y3 f1 P/ ]2 B5 r
製作目的將帶給你DFI LANPART NForce 4 系列主機板 BIOS 中 記憶體 的一些特別功能選項作某種解釋和說明。 特別是對於記憶體 ”超頻”的功能不熟悉的用戶(這個主機板的超頻功能可以讓你以200 美元的代價 得到勝過500 美元的價值)。實際上以下的說明對一般的用戶是較難理解。 即使如此，這裡的嘗試是提供知識--並且希望能引領你來到超頻玩家的範疇 ﹗。每個用戶通常會基于他自己的設備而有不同的BIOS 設定經驗。此外，這裡也將介紹有關BH-5顆粒記憶體以及TCCD顆粒的記憶體在設定上的差別與電壓設定上差別。 也希望各位先進前輩盡量多寄給我更新的訊息，或者在論壇上發表您的高見！ 畢竟我個人的力量有限。 我僅僅是一位編輯與撰寫人。 我將會嘗試列舉出每個我引用資料的人或出處。 如果你對於本文有所貢獻並且對於我在本文中的引用有所質疑，請通知我，我將盡快修正。
4 q* m  a/ p) T3 @4 \1 K" b* V1 ]& {8 `2 b6 O. O! d
Special Thanks to: & [. X7 Y1 Z% E5 c

  g0 c; v2 H2 A1 {% m0 ZAdrian Wong and his RojakPot BIOS Explanation site + ]/ m. [1 Y, e: R
Adrian also has a fabulous BIOS book: Breaking Through the Bios Barrier + W) l. l6 F! A$ {( [
Lost Circuits
/ s8 _& Z) F! ~% MTom’s Hardware Guide
8 d9 Y; l( V$ f' ]; F4 o" Y9 ^AnandTech
4 I/ Z4 E, j2 l( O2 k4 G+ CJess1313 and Samurai Jack, members of many forums, whose excellent guide I used as a true basis for this guide.
& p% a  y. l2 u6 A. w以及下列捐助者︰ABXZone: Sierra, Blue078, Eldonko, Xgman, Eva2000, HiJon89 (all members of many forums) 9 A; c" W6 F4 C& }2 \' }$ v& i

9 F* N2 `" O- `' |5 b1 b4 s, wDFI-Street: RGone, AngryGames, masterwoot, Aurhinius
2 b3 W/ K0 K, {" f* k/ s
) H9 U6 [$ x0 N& jXtrememsystems: kakaroto
8 B. Q- J# h, }- _  o* n. z0 u( r. r" H$ i3 P# @
Jess1313, Samurai Jack, Travis, bigtoe----who are also all members of many forums ; r" v/ F4 M; G+ y0 U/ \

( k9 ^; L' n0 p( b( ~* ]Anand Tech: Wes Fink
) F& P9 D1 ?, V/ @. b3 l
9 P4 @3 L+ A/ Z( }7 n4 d. z7 S5 t7 r7 }4 m9 g1 @3 S) ?( x

5 o3 C; a. W3 h  W6 w& e
5 r" \8 ^3 \& {8 n3 p5 u  W( B8 O7 E  q+ V, Z+ s6 M! u
首先: 我們先針對記憶體來進行一段簡單扼要的教學 3 {0 B3 R0 C! `# P7 L! w

. Q* p* m) I" W- _' }# s摘錄自 Tom’s Hardware guide:http://www.tomshardware.com/index.html 9 D. i3 V1 v& \: t. C/ [! O$ A( H
如何進一步理解 ”時間參數” 怎樣影響記憶性能， 你應該了解有關現代隨機存取儲存器(RAM)的一切。 "RAM Timming"下面的圖表將給你它怎樣工作的概述。 AMD A64 CPU 包含了記憶控制單元，控制單元位址可以正確的存取 記憶體 晶片。 而此控制單元是透過列和排的定址找到每個交叉點即代表一個記憶資料。 : b$ |9 S* v6 D' m/ y

$ {4 H: y, f5 J2 Z$ @% x
* R1 E2 |. B" n) H3 `* f6 H& @0 k+ D, a; O: V4 H% M, x0 ?
最佳化時間參數將加速進入記憶體的過程。 存儲器控制器首先確定它打算處理的儲存資料的Row位址，定Row位址所花費的時間稱為tRCD； 接下來定Column位址所發費的時間稱為tCL。 在等待tRAS 和tRP之后即完成一個位址的資料儲存，然後重複以上過程就可以完成資料的存取。 : C" s/ g( v" ^5 C* K: _; Q
這是來自Corsair的一個RAM 的線上多媒體解釋︰ http://www.corsairmemory.com/memory...3707/index.html
2 ?) v; m# ^/ b/ {# U9 {7 X9 i& h+ d1 h2 V1 K/ _
以下是一個非常簡短的解釋   m, p2 J# ~, Z# c0 Q& w
在你開始之前，這裡是一張我製作用以幫助你超頻(或只是在nF4主機板上穩定咦鞯脑O定)的空白表單， & M$ ^  P# o, ]( A2 k
這表單應該可以適用在nF4的所有版本，這個點子是從masterwoot那得來的，我修改並製作一個更新的版本，謝謝masterwood!
  W" W% y6 V$ Z$ m. F" z2 m  t如果要用IE瀏覽器順利印出此表單，請將頁面設定為左右兩邊的留白區為0.5吋 % {; v2 J% d2 s$ N
在你列印前----請設定為畫像模式，電腦可能需要幾秒鐘的時間做存取… $ }) F. M7 w0 k9 A. ^" X( d0 g
. ^, ]- Z& Q6 a, B5 _& ]
NF4 Memory & Voltages Bios Settings Chart & X' m+ R) v" S9 X4 O

7 q! G  H* I" \/ z0 _9 r  h6 Q2 x9 ~: Z' O- D
Additional Information on TCCD & P0 \3 R3 R* J% ]1 y

. t, X( n. k% k. cA great Guide for TCCD memory only: 5 J6 p- t) B3 Y& e) P# s
Kakaroto's TCCD Memory Guide - m- d" {" ^% l- p: {0 i
. M5 i$ I9 D. r4 x- M4 X" u% [
+ v% `9 R0 I+ x! m
& p5 g2 n! {4 b% W
DFI LanParty NForce4系列產品 記憶體最佳化設定指南 :
1 c" P- e$ s  ~+ v$ c1 G9 _" y1 v& G
Dram Frequency Set(Mhz) : m- ?! \6 i3 l4 ^" y
2 d* E" A0 d. ^9 k3 d8 j
Settings = 100(Mhz)(1/02), 120(Mhz)(3/05), 133(Mhz)(2/03), 140(Mhz)(7/10), 150(Mhz)(3/04), 166(Mhz)(5/06), 180(Mhz)(9/10), 200(Mhz)(1/01)
/ L( f" y7 p! \6 R! P( z% P  H/ C0 \9 q+ C6 P' i' f8 x- n6 y5 u
這是你的 “Divider” 設定-----大部份的用戶主張FSB 與Memclock 以同步(1:1)的方式執行，通常使用此方式 ”超頻”將會得到最好的效能(必須擁有較強的RAM)，但是有另外一種方式可以允許你使用較弱的RAM然後得到更高的CPU超頻，稱之為非同步處理，此時記憶體時脈(memclock)必須透過一個分配器計算你的記憶速度。 / \. C  t& D; w/ o  e# g
例如1/01的比率(同步) ----記憶體時脈(Memclock)簡單公式 ：(HTT)x 2 FSB，如果FSB(HTT)跑 240MHz 則DDR速度實際上將是DDR480。 " q! D2 l2 D* o- ?0 R) m! G7 A7 |
以下表格是非同步處理時，以分配器計算Memclock 的實例：
5 n6 J: Q- @; J" L
7 t8 E4 x* n3 W8 r8 {+ x
作者: 886878    时间: 2006-2-23 04:51
關於頻寬的大影響 ----如果使用更便宜的RAM，在1︰1設定時能用來提供穩定性
, c5 z$ k8 e( }4 p' o: ^% x
8 G) T9 N7 X% F( @" v- a2 u& vDFI建議值為︰ 200MHz(1/01) " \( a  v! V3 U2 g

- D: ^& A- O8 R) |) d- q  D/ n; Z6 }Command Per Clock(CPC) 4 S" ?6 X/ b! a8 h, n" S6 _7 q

6 A! s5 n7 K6 A9 I5 G4 _; `Settings: Auto, Enable(1T), Disable(2T)
; c0 Q0 j0 S4 f  U/ tCommand Per Clock(CPC)也稱之為 Command Rate. 系統在搭配 2支512MB的記憶體時最好將 CPC 設定為 Disable(2T)才能得到比較好的穩定性，而 CPC 的設定值對於 效能/穩定性 影響很大。 : V! S: x/ F4 P7 V) i
摘錄自︰ http://www.rojakpot.com/ ' h) o# p- R5 S6 `* i+ s2 X- q
CPC 的設定特徵是允許你在單一資料存取的延遲選擇，信號在記憶體控制器開始把命令送到記憶體的時間。 設定值愈低記憶控制單元能送到外部記憶體的命令就越快。 當 CPC設定為Enable時，記憶控制器讀寫一次資料花費一個時脈週期或者1T的命令延遲。 當 CPC設定為Disable時，記憶控制器讀寫一次資料發費兩個時鐘週期或者2T的命令延遲。設定為 Auto時允許記憶控制單元命令延遲使用記憶模件的SPD內定值。 如果SDRAM 命令延遲太長，記憶體存取將會因等待發布命令的時間太長而降低效能。 但是， 如果SDRAM 命令延遲太短， 記憶控制器來不及翻譯位址及存取結果將引起數據損失和無效命令。 我們在此建議你為了更好的記憶體效能，試著將SDRAM 1T的指令設為enable. 但是如果你面臨穩定性問題，則必須將SDRAM 1T的指令設定為Disable 2T。DFI 建議設定︰ 每當記憶體夠強，使1T成為可能
8 N6 `% S8 ~, x' z6 m
, i- k, [, M, L% l3 j6 a7 Z! ~CAS Latency Control(tCL)
4 Q' {5 x- {3 i  u* \  ~7 ]9 s$ [" H4 L" U  O% R( m0 x8 C/ T6 q
Settings = Auto, 1, 1.5, 2, 2.5 3, 3.5, 4, 4.5.
, Y! K8 m1 ^( [& n& U! b# _, l, K) l這是隨機存起記憶體公司第一個會拿來做評比的時間參數， 例如，你可能看見RAM 被評為3-4-4 -8 @ 275mhz。第一的設定值 3，如被評為 2 產生最好的性能，CAS 3通常能提供較好的穩定性。 請注意； 如果你有Winbond-BH 5/6，你可能無法使用CAS3。 資料來自於右列位址的http://www.lostcircuits.com/ # f) @: u8 I  {8 X! [
CAS 控制時間的數量(在收到命令並且按照那命令執行之間循環(2，2.5，和3)裡。 自從CAS 主要控制16進位的位址的位置， 或是記憶區段，在存儲矩陣內，最重要的是將此時間參數儘可能的設低來讓系統能在穩定的情況下接受這樣的設定， 在存儲矩陣裡面有行和列。 當請求是時，首先透過電子設定在記憶體內的某個點，第一個引發的回應是tRAS(啟動為Precharge 延遲)。 透過電子請求的數據是precharge，並且實際上去啟動RAS存儲器為開啟狀態。 一旦tRAS 為開啟的，RAS，或者行位址觀測器開始為被要求的數據找到位址的一半。 一旦行被建立，tRCD被起動，循環結束， 然後確實的16位元位置上的被要求資料將會透過CAS 來存取。 CAS從開始到結束的時間被稱為CAS latency。 既然CAS 是找出正確資料的最後依個階段，所以它也是記憶體最重要的計時步驟。 5 Z( n0 Z5 c, o# G. e
摘錄自︰ http://www.rojakpot.com/ 3 F. P/ C: L- x) Y
這個BIOS在CAS 信號的維護與來自目標存儲元件的可用性數據之間，具有控制延遲(在時鐘週期裡)的能力。 它也決定了完成第一步驟爆發轉換的時脈循環週期數。 換句話說， CAS latency越低，記憶體讀寫的速度就會越快。 請注意一些記憶體模組可能無法處理更低的latency並且可能遺失數據資料。 因此， 當推薦你把SDRAM CAS 潛伏時間降低到2或者2.5個更好的記憶性能的時鐘週期時， 如果你的系統變得不穩定，你應該增加它。 有趣的是，增加CAS 潛伏時間經常允許記憶體模組以更高的時脈咿D。 所以，如果你在超頻時遇到意外困難，試著增加CAS 潛伏時間。
" a% w5 y/ u( O( u頻寬的些微影響/ 穩定度的大影響。DFI 建議設定︰ 1.5，2，2.5，和3。(設定值小 = 效能高) ; q3 v  x& B0 A& o$ C3 h

8 |3 }# E- H0 Q  Y' G" g: r3 V: B5 Q+ F$ _4 i8 U8 V7 {: A0 U4 S
RAS# to CAS# Delay(tRCD) - B9 p' w+ |& n# e4 o6 @

7 Z8 \2 U9 K# H; x9 S, ~8 O. ?; S# f  c0 J# e# c+ ~
Settings = Auto, 0, 1, 2, 3, 4, 5, 6, 7. - _9 X2 ~+ X" a- l+ @, l
這是大多數隨機存取記憶體公司會拿來做評比的第二個時間參數。 例如，你可能看見ram被評比為3-4-4-8@275mhz。 這裡的第1 個4，在那種情形。
! K- d& v0 G6 y' ^/ s摘錄自︰ http://www.rojakpot.com/ . G* n% T* i& k; K" |7 ^# U/ b2 o
這個BIOS具備的功能允許你去設定在RAS 和CAS 信號之間的延遲。 你的記憶器模組的適當延遲被反映在它時間參數的評價。 在JEDEC 的規格裡，這是在3 或者4 個數列的第2 位數。 因為這次延遲發生每當排被更新或者一個新排被開動時，降低延遲改進性能。 因此，推薦你把延遲降低到3或者更好的記憶性能2。 請注意如果你使用對于你的記憶體模組來說太低的價值，這有可能引起系統的不穩定。 如果你的系統在降低RAS對CAS 的延遲之后變得不穩定，你應該增加延遲或者把它重新設定到被評價的延遲。 有趣的是，增加RAS對CAS 的延遲可以允許記憶體模組以更高的時脈咿D。 因此，如果你遇到意外困難超頻 你SDRAM 模件，你可以試著增加RAS對CAS 的延遲。
4 u: N: c+ Z" N6 e5 k* `4 D關於頻寬的影響大/ 穩定性。 為DFI 建議底座︰ 2-5 ----2 產生最好性能，和4-5 產生最好超頻(5通常過度殺傷)。
0 D0 S6 R% H, `$ k9 P6 m通常便宜的RAM 將不能使用2，並且達到他們的最大的OC。 (設定值小 = 效能高)
  W8 L; T# I# j# J
" q4 n6 ~0 G+ L# O+ b( K+ q: c
7 L$ j7 x$ K( s2 u3 h% x( q% q( a3 O/ `, X( @' [
Min RAS# Active Timing(tRAS) " t5 d; \- g( P9 w6 Q; B! c* G. r8 ?7 x

  c* n& k" |2 M3 X' B, v0 ZSettings = Auto, 00, 01, 02, 03, 04, 05, 06, 07, 08, 09, 10, 11, 12, 13, 14, 15.
5 X2 D, Y0 }3 M# Z7 H* y& A這是大多數隨機存取記憶體公司會拿來做評比的第4個時間參數。例如，你可能看見ram被評比為3-4-4 -8 @ 275mhz。 這裡指的是這個8，在那種情形。 5 K  a: }5 z7 g0 o; X6 x. h* ?
摘錄自︰ http://www.rojakpot.com/ 4 u* ~5 C! M* U9 U: z0 N* r& `" m
他的BIOS控制記憶空間的最小排活躍的時間(tRAS)。 開動直到時間，這形成一排是的時間相同的排可能被解散。 如果tRAS 時期過長，它會因非必要停用活躍的記憶排而降低表現。 降低tRAS 時期允許活躍的排被更早停用。 不過，如果tRAS 時間太短，可能沒有足夠時間完成爆發轉移。 此降低性能表現而且數據資料可能遺失或失真。 為了性能最佳化，使用你能用的最低的值。 通常，這應該是CAS 潛伏+ tRCD + 2個時鐘週期。 例如， 如果你把CAS 潛伏設為2個時脈週期同時tRCD到3個時脈週期，最佳tRAS價將是7個時鐘週期。 如果你開始得到記憶錯誤或者系統崩潰，一次增加tRAS一個時脈週期直到你的系統變得穩定。 在整個網路上呈現出來這是一很有爭議的時間參數。 一些可以表明00，05，或者10是更快/非常穩定的。 對這個問題來說或許沒有一個正確答案，它全部取決于你的ram。 你通常最需要一好的起點，通常如果/ 全部ram能夠在10 tRAS時能達到他們的最大的OC， 即使其中之一的設定是更快的。 關於帶寬/ 穩定的輕微的影響。 為DFI 建議底座︰ 建議你只使用00，和5-10。 我開始8並且從那裡嬉戲。 (設定值小 = 效能高)
' H' k( ~2 ^) O/ D6 z& p) W9 r# ~9 F. Z* w% V

8 j8 G2 F9 F1 Y! C0 k對頻寬與穩定性有些微的影響
  n" M$ j2 E& e# [! Y
% J) O4 U! k0 x6 l1 N' Z( R1 W) h  L- _
Row Precharge Timing(tRP)   c* M" I8 S9 A' N6 O
+ D3 b. h% Q5 o8 H7 g- {
Settings = Auto, 0, 1, 2, 3, 4, 5, 6, 7
$ m: }  [' r0 Y; o) W7 R這是大多數隨機存取記憶體公司會拿來做評比的第3個時間參數。 例如，你可能看見ram被評比在3-4-4 -8 @ 275mhz。 這是第2 個4，在那種情形下。 6 W9 s% Q1 }0 y; C0 x/ N
摘錄自︰ http://www.rojakpot.com/ - T* u, m3 A) ^: ~, e5 {
他的BIOS具備有對相同的DDR 設備指定在連續的活動指令之間的最小時間。 更短的延遲，下一個儲存排可能被更快速的啟動來作讀或寫。 不過，因為記憶體的排被啟動需要很多電流，使用短的延遲可能引起過度的電流激增。 對桌上型電腦來說，建議一次延遲2個循環，因為電流激增其實不是重要的。 使用更短的2次循環延遲的性能好處大過負面的影響。 更短的延遲表明一切一個接一個的記憶體活動將帶得較短一個時脈週期作秀。 這改進DDR 設備讀與寫性能。 只有當有2個循環的穩定問題時，才轉換3個循環。 關於帶寬/ 穩定的大的影響。 為DFI 建議底座︰ 2-4 ----2 產生最好性能，和4-5 產量overclocking(5通常重複擊中)什麼時候的最好穩定。 許多RAM 將不能使用2，並且達到他們的最大的OC。 (設定值小 = 效能高)
' J: x* [2 d2 E1 P$ H& m: y' C9 P* }) p! n  m, ?1 H0 l
3 E& H8 X, }5 p* q4 }

2 y& I" ^- x. @: F- e+ R$ QRow Cycle Time(tRC) 9 y! O6 A/ _* h  J
/ q  c3 Q" J* [0 h+ `
Settings = Auto, 7-22 in 1.0 increments. " x3 `8 J) h# A; R# L
摘錄自︰ http://www.rojakpot.com/ 0 ^' X0 I# q" a' E' C! d3 f  {
他的BIOS具有控制記憶模組的排週期或者tRC。從儲存排起動到預先執行，儲存排的周期取決於一儲存排完成整個循環的最小時脈週期數，。 和公式有關，排週期(tRC) = 最小排活躍的時間(tRAS)+ 划船precharge時間(tRP)。 因此，在確定排週期之前找出tRAS 和tRP 參數是什麼是重要的。 如果排週期太長，它能因在一個完整週期之后不必要耽誤而延遲一新排的啟動。 降低週期允許一個新循環的排更早開始。 不過，如果排週期太短，在一個活耀的排充分的被預先執行前，一個新循環可能已經被起動了。 當這發生時，可能造成數據損失或者混亂。 根據tRC = tRAS + tRP 公式，使用你能用的最低值來達到最佳的性能。 例如，如果你記憶模組的tRAS是7個時鐘週期並且它的tRP是4個時鐘週期， 然後排週期或者tRC 應該是11個時鐘週期。 不過，如果排週期太短，再一個活耀的排充分的被預先執行前，一個新循環可能已經被起動了。 當這發生時，可能造成數據損失或者混亂。對頻寬些微的影響/ 穩定性。 為DFI 建議底座︰ 7 產生那些最好性能，15-17 產生最好穩定/超頻。 22是過度傷害。 從16開始，並且從那裡開始向下嘗試。 7對於一般記憶體來說太免強了。 記得tRC = tRAS + tRP 公式。 (設定值小 = 效能高)
作者: 886878    时间: 2006-2-23 04:52
Row Refresh Cycle Time(tRFC) 4 S, r3 e* b, I& i

; V7 w+ c' t# f0 g* PSettings = Auto, 9-24 in 1.0 increments.
1 f4 Y% V4 p. J% v% U- s& E5 O針對DFI BIOS的設定︰ 這個BIOS設定顯示在相同的記憶的區塊上更新一個儲存排的時間。 這個值也是在相同的記憶區塊不同排中一REF指令與另一個REF指令之間的時間間隔。在發布的期間，當欄位通道閘口沒有開啟，tRFC的值會比tRC高。關於帶寬/ 穩定的大的影響。
& Z2 j; N( E$ y# A0 j7 uDFI的建議設定：9通常是無法到達，10 產生最好的性能。17-19 產生最好穩定度/超頻，19 有可能造成過度傷害。 17點開始並且向下嘗試。 大多數穩定的時間參數通常是設定在比tRC高2-4時脈。 (設定值小 = 效能高)   \% f7 s" h/ `5 U! e" e2 y

& A5 o3 e; O: Y/ `1 m! n; Q
/ u9 E0 ?3 h0 S9 J: K' W' Q7 q6 [' D+ A0 `
Row to Row Delay(also called RAS to RAS delay)(tRRD)
! e$ o1 a, W5 j
, Z7 R5 e( G) N  J$ j& }) vSettings = Auto, 0-7 in 1.0 increments. - R) L% n. G* b8 g; r
摘錄自︰ http://www.rojakpot.com/ 2 j; A+ Z$ f: k6 J5 l) e
他的BIOS具有在對相同的DDR 設備連續的活動命令之間，設定特定的最小時間， 更短的延遲，更迅速的那些下個記憶區塊可能被開動適合讀或寫操作。 不過，因為排啟動需要要許多電流，使用一次短的延遲可能引起過度的電流激增。 對桌上型電腦來說，建議每2個循環一次的延遲，因為電流激增對桌上型電腦來說是不重要的。 對校能提升而言，優點還是遠大於缺點的。 較短的延遲意味著一個接一個接連著的區塊活動將花費少於一個時脈週期來完成。 這將提升DDR 設備讀與寫的性能。 只有當兩循環一次延遲發生穩定性問題的時候才改為三循環一次的延遲。關於頻寬/ 穩定性有輕微的影響。 DFI 的建議設定︰ 00 產生那些最好性能，4 產生最好穩定性/超頻(超過4的任何事情都有可能造成過度傷害)。 2 或許是你的最佳的選擇。 00的感覺很古怪，但是它對於其他的正常工作，即使在260 MHz。 (設定值小 = 效能高)
& Z5 V1 k$ ?* T3 ^
6 T) f* |4 S* l6 `2 T9 V) Q2 M  F" u& A% r, H( ~

& }5 e5 @2 t! W6 ^Write Recovery Time(tWR)
8 j+ f. a$ F1 }: S( \, Z& c! n5 s/ X* h" r+ X7 a3 ~
Settings = Auto, 2, 3. 9 K5 Z6 `: ^. q6 L0 ?
摘錄自︰ http://www.rojakpot.com/
0 l" d6 x- d* o他的BIOS具有控制記憶體模組(寫入恢復的時間)的這種功能。它規範(tWR)必須在(在時脈週期裡)一個活耀的記憶區塊被precharged之前，然後在一次有效的寫入操作完成後。這次延遲被要求確保在precharge 發生之前，寫入緩衝區裡的資料能夠被寫入到記憶空間中。 延遲越短，區塊越早能預先指示另一個讀/寫的操作。 這改進性能，但是冒著將數據資料混亂的寫入存儲元件的危險。 建議你選擇2個循環， 如果你正使用DDR200或者DDR266 存儲器模組和3個循環，如果你正使用DDR333或者DDR 400個存儲器模組。 你可以試著為更好的記憶性能使用一次更短的延遲但是如果你面臨穩定問題，恢復到被指定的延遲來改正問題。對頻寬與穩定性有些微的影響。 對DFI 的建議設定︰ 2 能產生較好的性能，3 能產生較好的穩定性/超頻。 (設定值小 = 效能高)
, P/ y6 O' a: l; e- ~3 E4 Y6 K8 X* P
$ }% P; j. |- f) }
Write to Read Delay(tWTR) 0 h' n3 w0 g" L
& D1 F" F% Q( x) m5 B/ q& g6 Y. n
Settings: Auto, 1, 2 3 K7 q8 Q6 v8 B# I$ W& y
摘錄自︰ http://www.rojakpot.com/ + W+ N. e3 I) M! W; A) e) o5 @8 T! O
這個BIOS具有控制那些寫數據進寫入指令延遲的記憶體時間參數 (tWTR)。 這形成最小時脈週期數， 而最小時脈週期數必須在相同的DDR 設備的內部區塊最後一個有效的寫入操作和下一個讀的指令之間發生。 這個1 循環選項自然的提供迅速的轉換讀和寫並得到較佳的讀取表現。 2 循環選項降低讀取的表現但是它將改善穩定性，特別在較高的時脈速度。 它可能也允許存儲晶片以較高速咿D。 換句話說，增加這延遲可能允許你用存儲晶片以比正常情形更高的時脈做超頻。 如果你正使用DDR266或者DDR333 存儲器模組，建議你選擇1個循環來得到比較好的記憶體讀取表現。 你也能試著用DDR400 存儲器模組使用1個循環。 但是如果你面臨穩定問題，恢復到2個循環的標準設定。 從DFI 傳記︰ 他的傳記確定指定作品讀延遲。 三星叫這TCDLR(持續數據在方面讀命令)。 從提升的邊緣並且跟隨最後非面罩的數據選通到上升測量下一步讀的邊緣命令。 JDEC通常指定這為一台鐘。 對於頻寬與穩定性有輕微的影響。 為DFI 建議底座︰ 性能更好的1 產量，和更好2 產量穩定 /越過鐘。 (設定值小 = 效能高)
  c8 J( h! H0 O7 R0 v0 a7 t2 z* r( k: Y3 T

0 y1 r8 k( V1 K; \1 p* ERead to Write Delay(tRTW)
8 ?! e9 M9 X8 k) m/ }. ]" l) x
6 Q, K" c$ R7 d' _2 x6 iSettings = Auto, 1-8 in 1.0 increments. 1 s1 d- l) q2 W  I% B& W
摘錄自︰ http://www.rojakpot.com/ - y+ u) ~' O7 U: G8 |0 C8 I
當記憶體控制器收到一個寫入的指令後緊接著一個讀取的指令，一個額外的延遲期通常都會在寫入指令開始執行前被介紹。它得功能就好像他的名稱一樣，這個bios具有允許你略過(或者舉起)那次延遲。 這改進記憶子系統的寫入表現。 因此，建議你打開這個功能讓讀與寫能較快的速度做轉換。 不過，並非全部的記憶模組能夠以較密集的讀寫轉換來咦鳌Ｊ褂媚茏x的最緊的寫轉身。 如果你的存儲器模組不能處理更快速的轉換，被寫給存儲器的數據資料可能會遺失或者被變得混亂失真。 因此，當你面對穩定性的問題時，關掉這個功能來修正這個問題，使(既沒舉起價值)無能力。 ; X, P; v3 m  s' y8 q
從DFI 的BIOS︰ 這個領域是定義讀到寫的延遲。 這不是一個定義DRAM的時間參數，但是一定考慮由於鋪設的潛伏在轉交公共汽車的鐘上。 它被從沒與衝破的讀的部分相關的第一個位址匯流排插槽算。 對頻寬與穩定性有輕微的影響 ! e4 M7 N2 u- A) r8 y
為DFI 建議的設定︰ 1 產生較佳的表現，4產生和較好的穩定性與超頻(4是過度傷害的)。 建議嘗試1並且移到2如果不穩定。 (設定值小 = 效能高)
作者: 886878    时间: 2006-2-23 04:52
Refresh Period(tREF) ' g% N9 u8 ]$ h. y. n: z

0 M9 Z' @9 U( TSettings = Auto, 0032-4708 in variable increments.
4 f! X/ _9 n8 }: w3 I1552= 100mhz(?.?us) 6 u% t, e- J, N, |
2064= 133mhz(?.?us)
! o+ z- `( c) U% E6 ?* z  m2592= 166mhz(?.?us)
/ K3 L+ G% _( m3120= 200mhz(?.?us)(seems to be a/ Bh-5,6 sweet spot at 250+mhz)
) j$ a9 W, N+ f  _# x8 ?---------------------
' O; q8 }9 j( A3 J; z% I3632= 100mhz(?.?us)
5 v% x2 }3 a- U$ b4128= 133mhz(?.?us)
( R, s# |* G1 R4 F' X8 n: w2 \4672= 166mhz(?.?us)
; _4 ^8 M6 O! W: n+ A4 z( w0064= 200mhz(?.?us) 9 [1 r9 u$ I, Z1 i' s
---------------------
$ ^; C* _0 [$ s# \. ~0776= 100mhz(?.?us)
1 J& M: g. T" ?8 m1 R1032= 133mhz(?.?us) & o* Q. ~& d2 X" B" [
1296= 166mhz(?.?us)
: x0 P& {. u3 x1560= 200mhz(?.?us)
" R8 M) B) Y7 x" B( F---------------------
1 i8 {( q! H2 K. ?4 ?1816= 100mhz(?.?us) ! u2 U) u/ C8 {
2064= 133mhz(?.?us) * U; P, M8 D" u  f! F$ Q: x! N( |
2336= 166mhz(?.?us) " O" z$ x- `3 E- ~% _% D+ o
0032= 200mhz(?.?us) 6 q1 a: o2 C' ]( q! ]5 f- ^' W) U+ [
--------------------- , J3 B$ o  k7 V
0388= 100mhz(15.6us)
/ T9 g+ r: ^6 z% S0516= 133mhz(15.6us) # I: Q; _$ v1 i1 v) |
0648= 166mhz(15.6us)
7 j- R" n6 @7 m0 f0 L: g0780= 200mhz(15.6us)   F* g) a4 D) A3 I; ~" G% T' x
--------------------- % l  I) W3 ^: ^: E; N
0908= 100mhz(7.8us) : w# x& F, u3 V9 ~4 q
1032= 133mhz(7.8us) * F' L# G  f& G: k8 b" U& Z' Z4 }  ^" _
1168= 166mhz(7.8us)
: ~8 V9 }& T1 m) [0 V0016= 200mhz(7.8us) , U" _* I+ t$ `8 y7 r& G: h1 u
--------------------- 5 I  a# W/ w: e0 B( C; H& Q
1536= 100mhz(3.9us)
0 u6 D8 \' l/ ]! Y$ N2048= 133mhz(3.9us) 0 v# k6 q- t6 G0 V8 a4 ^
2560= 166mhz(3.9us)
; H% x; ^! t( v4 X  l3072= 200mhz(3.9us) ) e4 }) N. N* e4 @
--------------------- . l- v+ H. m8 o
3684= 100mhz(1.95us) 4 P* M9 ^- L8 _# j# h) ]
4196= 133mhz(1.95us) 7 f) Z; t7 ], ]& T) N
4708= 166mhz(1.95us)
( a' n* A4 v" c0 o2 |  f0128= 200mhz(1.95us)
- E/ U% P% N; K) r( k/ H1 n, b! S, ^. F" H- E- s
摘錄自︰ http://www.rojakpot.com/ ) N2 J' P7 X2 g& d
這個的BIOS允許你設定存儲晶片更新的間距時間。 這裡有(幾)不同的設定和一種自動選擇。 如果選擇了自動選項，BIOS將詢問記憶模組的SPD 晶片並且套用最低的設定在最大的兼容性上。 為了更好的性能來說， 你應該考慮加長(預設的)時間間距到128µsec (較小的存儲晶片或者128Mbit設為15.6µsec，256Mbit或者更大的存儲晶片設為7.8µsec)。 請注意如果你將更新的間距增加的太長，存儲元件可以丟失他們的內容。 因此，在更進一步增加它之前，你應該從小幅度的增加更新間距開始並且在每次增加之后測試你的系統無誤後再更進一步的增加。 如果你當增加更新間距時面臨穩定問題，一步一步降低振作間隔，直到系統是穩定的。 摘錄自ABXzone︰ 下面的訊息取自一個舊的記憶體指南。 總的說來一個存儲器模組是由很多的電子基本單元所組成。 更新過程重新充滿這些單元，並在晶片上以排狀作重新整理。 更新循環則依據排的編號來指示更新。 "週期性地這些儲存，存在每個位元裡的資料必須更新否則這些資料將會衰敗或丟失。 DRAM(動態隨機存取存儲器)真的只是成群的電容器，將能量儲存在一系列的位元內。 這系列的位元能被隨機存取。 不過，每次電容器只有在停止充電前能被儲存。 因此，因此DRAM一定要被更新(重新提供能量電容器)每15.6µs (一微秒等于10的負六次方秒)每排。 每次電容器被更新，記憶體就會被重寫。 因此DRAM也被叫為短暫型的存儲器。 使用那些只用RAS的更新(ROR)方法，更新是有系統性的，每個欄位都按照一排一排的順序作更新。 在一個典型的EDO 模組裡每排需要15.6µs 的時間來做更新。 因此在一2 K 模組內，振作的時間每個欄位將(1毫秒等于10的負6次方秒)的15.6µs x 2048 排= 32ms。 這就是整個記憶體陣列的更新間距值。"
, b0 D1 H% G) j( |3 i" K8 t6 J; R: o4 o1 K6 e( i

$ R/ _+ p$ D. l7 J7 {/ X這裡有關於 tREF 有趣的討論, DFI forum: http://www.dfi-street.com/forum/showthread.php?t=10411
: a! Z, s6 Q9 P1 h$ w) |7 Z  F: v9 ^% L6 \( o
對於頻寬與穩定性有輕微的影響 8 Y8 m' z/ w' M( d
* g+ e% t9 N. o
對DFI 的建議設定︰ 似乎tREF，像tRAS一樣，並不全然是一門科學。 就好像15.6us 和3.9us 的設定能正常工作，並且1.95us 的設定給提供更低的頻寬。 未知(？ . ? us)在暗處被槍殺。 許多用戶發現確定3120 = 200mhz(？ . ? us)帶給性能表現以及穩定性最好的平衡，但是這或許將會因為不同種類的RAM而有很大的變化。
& Z$ J0 b# f+ c9 C9 T( A$ K5 p( x, q8 u
Write CAS# Latency(tWCL) ! R' a7 p4 ]+ [; j( a3 b

( I  z& p# W5 Q/ vSettings = Auto, 1-8
( G- Y4 v7 d6 \/ y2 A; i" v摘錄自失去的電路︰ http://www.lostcircuits.com/
& b4 N5 M* j# _1 DVariable Write CAS CAS(tWCL)︰ 傳統的SDRAM(隨機存取記憶體)包括DDR記憶體正如他的名字一般是隨機存取的。 這表示控制器可以自由地在實體記憶空間內任意的寫入任何位置，多數情況下， 表明它將寫入無論哪頁是開啟的然後寫入最靠近(CAS)觀測器的欄位位址。 結果是一個1T的寫入潛伏值，相反的，讀或是CAS 潛伏值2，2.5或者3的價值。除非使用DDRII ( 這個設定幾乎應該)總被調整到1。 % W+ a2 ]; H* O. s5 \4 e- L
對於穩定性有大的影響/對於頻寬的影響是未知的。
% W& {% d: i# A) {對於DFI 的建議設定︰ 大多數人只能公佈使用自動或者1。 在DFI street上的RGone 說在這設置裡的#5 在他的主機板上搭配任何品牌、大小、速度的記憶體都是可行的。 7 P& p# Y$ ?* Z# @6 |; w
) Y9 {; M6 p$ v3 i$ n/ w

# ~2 M8 Q7 y5 p5 `6 `0 H0 s+ C& L( h7 D
DRAM Bank Interleave
2 ]9 l& U. K/ o. e" d4 o
, U8 E4 H% M9 S) USettings = Enable, Disable
+ S# V! m7 ^: _! N- e摘錄自︰http://www.rojakpot.com/
# C2 w' {; ~2 v7 O+ u5 H他的BIOS具有讓你能夠設定插入模式的SDRAM介面Interleaving 讓SDRAM的記憶區塊可以改變它們的更新與存取的週期。 一個區塊將會在另一個區塊進行存取的同時進行更新。透過遮蔽，更新每個記憶區塊週期以改善記憶體的效能。 一次詳細的檢查將揭示從所有記憶區塊的更新循環相互錯開，生產一種管線效應。 然而，interleaving只有在請求的位址持續的不在相同的記憶區塊時才有用， 如果他們在相同的記憶銀行區塊，然後資料交易會表現好像區塊沒被插入一樣。 處理器必須等待，直到第一個數據交易處理完成及記憶體更新後，才能送另一個地址給這個區塊。所有的SDRAM支援區塊的插入功能。 無論什麼時候，都建議你打開這個功能。
1 n6 d% M3 I8 ?5 O. o. m0 q3 s, M  A; g對DFI的建議︰ 無論何時盡可能打開這個功能---這是個對改善頻寬相當有影響力的設定。開始任何可能的情況下使成為可能 ----這是改進帶寬的一個相當有影響力的底座。 關閉這個功能有助於穩定性相對應的會減少頻寬。 (Enable=效能高)
) j0 k( t4 S' ^+ D/ S8 Z) A" d7 j+ ]* Y( k0 z; H5 a0 m" p

3 r5 h0 r4 A8 V* u* aDQS Skew Control
6 f+ {2 i$ W# a2 v+ [) a3 C1 o: }: r
Settings = Auto, Increase Skew, Decrease Skew
* q! z. c$ g) h) M! o4 g! y摘錄自失去的電路︰ http://www.lostcircuits.com/ - |5 z* U, ^1 J5 O  {6 f- i! t
"這的確是真實的，當較低的電壓能產生較高的頻率成為可能但是在通過一定點後，電壓的過度下滑將表現出顯著的偏移與失真。 那些偏移失真可以以增加驅動力量來減低。然而，在上升與下降的邊緣，電壓有著過高與過低的缺點。一個額外的問題，高頻訊號有著些微的延遲現象。 在DDR裡的解決辦法是增加一個clock forwarding來形成一個簡單的資料頻閃觀測器簡單的數據頻閃觀測器。 DDR II 更近一步的導入一個雙向，以DQS 和 /DQS來作為拉上與拉下訊號形成有區別的I/O緩衝觀測器。有區別的意思是兩個訊號是被分開測量的，而不是使用一個簡單的觀測器和觀測點。理論上，上升與下降彼此應該是左右對稱的，但實際上顯示並非如此。這意思是失真導致的延遲會達到輸出的高與低電壓，和DQS和 /DQS的中間點，被用來將時脈向前延伸，將沒必要吻合DQ通過參考電壓((Vref)甚至持續性的從一個時脈到另一個。這個在持賣和資料參考點的不吻合被歸納為DQ-DQS 失真。 "
  Y! Z" }/ r' H. m- X) K9 g& K# R8 y' [+ w# K% f  V
" o1 }# P0 d* a+ G
4 m: t8 A2 P- `! I' x7 j# K
對於頻寬與穩定性有輕微的影響
8 O  K/ g) x2 D1 c! a" z8 S為DFI 建議底座︰ 為性能增加，並且為穩定減少。 推薦嘗增加。 (增加 = 迅速，減少 = 更慢) - v& j& I, {4 u- C* b" L: I3 y

" o, b' u2 k- `/ l/ lDQS Skew Value
) h3 b4 i% a! ~3 u0 M# J+ ~! X! W/ {6 Z  l$ F7 u8 u6 [3 c) l
Settings = Auto, 0-255 in 1.0 increments. * J2 P* `- _/ U; z2 Q
當你設定DQS skew control時，這個值可能會上升或下降。 它似乎不是非常敏銳的計時。 對於頻寬與穩定性有輕微的影響。 2 t% d( ?, ^% f0 A' u( N4 v) e/ _
給DFI 的建議設定︰ 這似乎不是非常敏銳的計時。 用在上述計時的增加Skew試驗50-255。 (迅速的更高的=)
* h' \; ?2 [6 M3 E) @0 q) {5 }# h6 j% d: f4 ]9 [$ j
5 C; O8 g: t5 J! Y3 T- z+ E
DRAM Drive Strength 2 L2 `' b" K7 v& Y0 y* o$ ?
0 s/ N5 j/ f: H1 y" {
Settings = Auto, 1-8 in 1.0 increments.
7 d- ~2 `: _  ?( ~" x9 R! D" D摘錄自︰http://www.rojakpot.com/
: U3 c% v3 M3 C“sometimes叫驅動力量。 這個功能允許你控制記憶數據匯流排的訊號強度。 增加記憶體匯流排的驅動強度在超頻的期間能增加穩定性。 DRAM記憶體的驅動強度歸屬於記憶資料線路的訊號強度。 更高的數字表示較強的訊號並且一般被建議超頻時用以改進穩定性。 假設當其他一切事情更喜歡強的信號時，根據推測TCCD在較弱的驅動強度時工作的較好。 # H$ ^& R' f& i, Z0 Y' {6 ?
從bigtoe︰ 如果你設定選項為自動， 這有益于於以TCCD為基礎的模組，但是同時對于其它任何部分都將有害。 根據測試與除錯這塊板子我得到結論如下內容。 選擇1357 全部弱，與自動選項一樣，確定。 1 跟7都是最弱的選項接近于DFI正常可允許的弱設定。 選擇2468 為正常設定，8為可設定的最高強度。 如果你使用TCCD 你可能想要嘗試35或者7這些通常能允許模組設定較好的時脈， 如果你正使用VX或者新BH 金或者任何來自OCZ的其他模組，你可能想要試驗8或者6。
: \- _, Z7 G& d/ V對於穩定性有大的影響。 1 p5 b' }1 t7 X& m. q# G: O
對於DFI 的建議設定︰ 從bigtoe︰ 如果你是使用TCCD的試試35或者7為那些驅動設定，他們通常能允許那些模組得到好的時脈。 如果你正使用VX或者新BH 金或者來自OCZ範圍的任何其他模組，你可能想要試驗8或者6。
作者: 886878    时间: 2006-2-23 04:53
DRAM Data Drive Strength : B  z* t3 D, L0 s# I* P- j* p; m

+ R5 d5 W" n! A9 @$ r& n, e  h! A, MSettings = Levels 1-4 in 1.0 increments.
) k( d5 W' Y& a- ~, f" @! d摘錄從亞德裡恩王的網站︰http://www.rojakpot.com/
0 b, s' c- m- n! n$ C+ i"The MD 的驅動強度取決於記憶體資料線路的訊號強度。 越高的值，信號越強大。 主要用來增強DRAM記憶體的驅動能力與較重的DRAM裝載(倍數和/或雙重邊DIMMs)。 因此，你使用，重裝DRAM記憶體，你應該設為Hi或者High。 由於這種BIOS選項的自然特性，有可能可以將它作為記憶體匯流排的一個超頻輔助。 你SDRAM DIMM可能不能如你所願的做超頻。 但是透過提升記憶體資料線路的訊號強度，這是有可能在已操頻速度下增加它的穩定性。但是這不表示這樣的超頻方式一定會成功。 另外，增加記憶匯流排的信號強度將不會改進SDRAM DIMMs的性能表現。 因此， 建議將MD 的驅動力量設在Lo/ Low，除非你有高裝載的DRAM或者你試圖穩定超頻的 DIMM記憶體。 ' n  `0 e$ ?0 E2 y( ?% W
"關於穩定性有大的影響。 5 z2 q4 C1 M4 B2 [
對於DFI 的建議設定︰ 如果你將CPC設定打開，可能許多人建議使用Level 1 或是Level 3， 如果將CPC設定設為enabled，任何高於Level 1的設定將會帶給使用者極度的不穩定性， 一些用戶喜歡在CPC enabled時，將設定設為Level 3。 如果CPC設定關掉時有些使用者可以成功的將設定設在level 2-4，我個人就邭獠诲e的在CPC開啟的時候設定到level 4一些其它的已經有使用的水準2-4成功。 ( 較高=更快) 7 y8 V+ S. c4 g/ o! ~' ?0 C& n; l
' b$ Q7 n$ c$ n4 |  K5 L. H0 y
Max Async Latency
; ~" I0 a1 R' o/ P. R5 ]  X( G/ K$ N  n5 \9 b" X$ t
Settings = Auto, 0-15 in 1.0 increments. ; @7 Z0 e; W* f7 d% A* j' p' ?
我無法找到任何關於這麼部分的設定並且不能確信它對於RAM 功能的什麼部分有影響。 如果你有關於這設定的資訊，請郵寄，我將不斷改進這個部分。 從HiJon89︰ 最大的Async Latency test顯示它Everest Latency test最大的的差別。 從8ns到7ns在我的BH-6上做1ns Everest Latency的差別。 從7ns到6ns下降它另外2ns 的Everest Latency。
/ N4 n. ?) b4 y+ Z5 T. C1 R" x關於頻寬與穩定性有輕微的影響。 * n1 Q% |+ K) v8 a% l( @2 o/ g
對於DFI 的建議設定︰ 7毫微秒是預設值 ----建議你從7毫微秒開始並且從5.0-10.0嚐試看看。 從HiJon89 ︰ 6ns非常緊,我將建議對於UTT或者BH-5 用6ns,但不能用在TCCD 。 7毫微秒更鬆散，有益于在UTT或者BH-5身上得到更高的時脈。 8ns 是非常寬鬆適合UTT或者5 BH， 但是正好適合TCCD 與DDR600搭配在一起 。 9ns對TCCD來說 可說是非常鬆散，只適合用來搭配DDR640 +嘗試。 (較低的=較快的) 3 d. I. x, e6 z0 E

- Y6 j  k7 G( |( j  f# }$ H
6 E/ Y' _. p5 s& C2 i; F& ^Read Preamble Time ! ^9 V% Z! A. L& ]7 O4 d) a
+ x# ^1 b3 e8 R5 `! ^- _( t# [
Settings = Auto, 2.0-9.5 nanoseconds, in 0.5 increments.
6 u8 ~: D+ j: H9 V從DFI BIOS︰ 這個BIOS設定具體指出在DQS 最大讀取回來的時間。 它顯示什麼時候DQS 應該被打開。 從一本舊的三星記憶體指南︰ Preamble DQS on reads︰ DDR SGRAM使用一個數據觀測信號，DQS，來增加性能。 這個DQS信號是雙向的，當從圖形控制單元到DDR SGRAM有任何數據傳輸或從DDR SGRAM 到圖表控制單元有訊號時就會被打開。 在一陣大量讀取數據前，DQS顯著轉變從Hi-Z到有效的邏輯低點。 這被稱為data strobe preamble。 這轉變從Hi-Z到邏輯低點名義上發生一個時脈週期前第一個有效數據的邊緣。
$ s" N/ v$ [  v6 I對於頻寬及穩定性有輕微的影響。 # h, h$ u3 d( Z9 l4 R, n1 d; ^5 L+ \# l
對DFI 的建議設定︰ 當設定設為自動時，5.0ns是預設值 ----建議從5.0 開始然後在這範圍內工作(4.0-7.0)取決於RAM記憶體。 (較低的=較快的)
2 [& A- F. R; g6 P. [) m: I
+ X7 c* Y" C, x. W- [1 l( C, i  p2 R
Idle Cycle Limit
, ~* Y% G) t8 v9 f  F/ y' r0 z, i& M$ U3 b
Settings = Auto, 0-256 in varied increments. # L! X% G3 q2 |4 |, M
從DFI BIOS︰ 這個BIOS的設定明確指出在強迫關閉一個打開的頁之前(預先載入)，記憶體時脈的數目。 這顯示出這個設定在仲裁進入並強迫再次預先載入那一個記憶體的頁之前，是對一個頁的記憶體可允許被讀取的最大數量。
  F2 s- w' a: I" j5 e2 T# n對於頻寬有輕微的影響/對於穩定性有較大的影響。
9 q' B9 B. a- F% ^對於DFI 的建議設定︰ 自動設定預設值在256個時脈似乎是一種過度傷害。 如果你的RAM記憶體 是較低的等級 ----那我會建議你將設定定在自動。 如果你的RAM記憶體 較高階一點，我建議你試驗16-32的時脈。 我在BH-5上有16時脈的好邭狻
作者: huangruxi888    时间: 2006-2-26 01:33
这个文章在我的ＤＦＩ　ＮＦ３　＋　ＵＣＣＣ金条上完全无用。。　
作者: archi    时间: 2006-2-26 23:13
谢谢886878！！



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