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标题: [测试] X-bit\'s 双核间缓存数据传输速度的测试 [打印本页]

作者: Travis 时间: 2006-6-6 13:15
标题: [测试] X-bit\'s 双核间缓存数据传输速度的测试
测试地址： http://www.xbitlabs.com/articles ... e-dtr-analysis.html

X-bit's Investigation: Data Transfer Rate between the Cores in Dual-Core Processors

揭示了一些Intel Core/AMD X2缓存架构上没有公布的秘密
X2的表现真的让人有点大跌眼镜，这就是所谓的“真双核”么？似乎AMD有点误导。
看这里 http://www.xbitlabs.com/articles ... dtr-analysis_3.html

其实对本文的理解不是很到位
所以还是希望有耐心看E文并了解相关知识的老大们做个讲解

作者: Bohr 时间: 2006-6-6 13:24
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作者: 直流电 时间: 2006-6-6 13:33
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作者: HASSELBLAD 时间: 2006-6-6 13:35
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作者: soft 时间: 2006-6-6 15:36

原帖由 Bohr 于 2006-6-6 13:24 发表
双核间缓存数据传输速度和真假双核没有什么必然联系

我得理解是：双核性能与单核性能的比值越高的U，越好。
不知道有没有相关测试

这个理解显然不对，明显是应该单核能使用更多资源的双核处理器越好

双核提升的大只是意味两个核能够公用的资源少而以,换句话说是因为单核应用太差了
反而显示出双核提升大

作者: Travis 时间: 2006-6-6 15:38

原帖由 Bohr 于 2006-6-6 13:24 发表
双核间缓存数据传输速度和真假双核没有什么必然联系

希望持此回复的人能点开那个链接，看看那一页究竟揭示了什么问题，而不是啥都不看就文不对题地发表评论。

我读出的结果是，AMD X2两个核心缓存之间并没有通过Crossbar直接传递数据的方法。
当Core 1缓存了数据并未作修改时，Core 2要读取数据，需要访问内存，当然，MC会有Prefetch的动作；
当Core 1对缓存的数据进行了修改，Core 2要访问这块数据时，Core 1要对内存中的对应区域进行Write-Back，同时或是Write动作之后，Core 2从处理器内的buffer访问该数据块。
这样看来“真双核”内建Crossbar的架构也没什么提高，并没有像媒体所称，通过crossbar来实现双核间通信，而是该访问RAM的总要发配到RAM去。

当然，Yonah和Conroe也有问题，L1之间通信时需要跑到RAM去而不能通过L2，Conroe声称的“L1互联”在这个测试中并未体现出来。

嗯……想听听体系结构方面的大虾对这个评测的解读

[ 本帖最后由 Travis 于 2006-6-6 15:42 编辑 ]

作者: fayerlxy 时间: 2006-6-6 15:44
我之前发过，似乎没有人理
http://we.pcinlife.com/viewthread.php?tid=565848

看看这贴的命运~~~

作者: Travis 时间: 2006-6-6 16:16
呵呵，果然已经有人转过了
我就说么，不是很新的测试了

作者: Bohr 时间: 2006-6-6 23:12
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作者: fayerlxy 时间: 2006-6-7 00:08

原帖由 Bohr 于 2006-6-6 23:12 发表

错，双核强的单核必定也不弱，单核强的双核不一定弱，但效率未必高。双核性能与单核性能的比值越接近200％说明双核的效率越高，那么便越接近“真双核”。
举一个极端的例子，假如多线程里双核才比单核提高 ...

你们俩说的不是一个问题

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