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标题: 是比二级缓存还是比一级缓存 ? [打印本页]

作者: caridle1    时间: 2006-12-12 16:07
标题: 是比二级缓存还是比一级缓存 ?
为什么Intel的CPU那么依赖二级缓存?为什么好超? 它的CPU的一级缓存总共只有64K
为什么Amd的CPU的一级缓存高达128K ?

看来一级缓存的制造成本远高于二级缓存!
作者: Edison    时间: 2006-12-12 16:18
这可能是因为AMD K7后的处理器比较容易出现L1 cache的容量约束,而且K7/K8的动态分支预测相对来说比较糟糕。

AMD的L2 cache延迟在顺序存取的时候比Core 2 Duo糟糕很多,而Northwood的L1 cache延迟表现还是不错的,Prescott的L2 cache虽然cycle比较长,但是时间上来说只是比K8高出大约1纳秒。
http://www.pcinlife.com/article/ ... 4158113d191_21.html
作者: Prescott    时间: 2006-12-12 16:36
原帖由 caridle1 于 2006-12-12 16:28 发表
我才懒得替谁吹喇叭!

我想的是大家应该多关心哈一级缓存的容量
把它们纳入到我们的对比的范围中来

多讨论哈一级缓存对CPU性能的影响!


因为Core L1 比K8小,性能比K8高,所以L1越小越好。

又因为你得出结论一级缓存的制造成本远高于二级缓存

所以,AMD脑子有水,花大钱造不中用的L1缓存。

完毕。。。。。 :funk:

[ 本帖最后由 Prescott 于 2006-12-12 16:40 编辑 ]
作者: agrantleung    时间: 2006-12-12 16:36
原帖由 caridle1 于 2006-12-12 16:28 发表
我才懒得替谁吹喇叭!

我想的是大家应该多关心哈一级缓存的容量
把它们纳入到我们的对比的范围中来

多讨论哈一级缓存对CPU性能的影响!

这倒是~
我菜,还真的没有留意过一级缓存~
帖多一些资料上来让我学习学习~~:loveliness: :loveliness:
作者: killpmp    时间: 2006-12-12 16:40
AMD的缓存命中算法比Intel差,所以一级缓存大是没有办法的事情
也造成对二级缓存较不敏感的结果
作者: FENG950    时间: 2006-12-12 16:42
Intel P4又不是传统结构,TC真要说KB也有二百上下(按P3的uop推的话)。L1D小点,也不是直接存,数据都是L2取的,当然L2要大了。AMD么,L1D和L2是非复用的,L1D不中就只有从L2一直取了,传统上L1没有的可以从L2上拷过来,以后就能以L1速度运行了,但AMD显然失去这个优势了。
作者: itany    时间: 2006-12-12 17:03
个人认为AMD的L2位宽小,关联也小,性能不行,使用L1来补足,还有就是集成MC的影响~
  如果Intel集成MC,对于L2的依赖会减小
作者: hopetoknow    时间: 2006-12-12 17:26
为什么AMD的CPU那么依赖内存?为什么AM2经常性能倒退? 它的CPU的核心性能相当低下
为什么Intel的CPU在游戏中照样把AMD灭掉了?

看来核心架构远远落后于Intel!
作者: caridle1    时间: 2006-12-12 17:28
关于一级缓存应该比二级缓存重要的多,速度也比L2快,应该来说制造成本较高
作者: fallacy    时间: 2006-12-12 17:32
应该比l1+l2阿  总量
作者: jheng0    时间: 2006-12-12 17:55
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作者: 单晶硅传奇    时间: 2006-12-12 17:55
AM2正是因为对内存带宽不敏感才导致性能倒退,而且AM2 DDR2内存控制器的效率有问题
作者: FENG950    时间: 2006-12-12 17:58
原帖由 caridle1 于 2006-12-12 17:28 发表
关于一级缓存应该比二级缓存重要的多,速度也比L2快,应该来说制造成本较高

L1速度是比L2快,但没有L1就此一定比L2重要的说法吧?按照访问效率的公式,主存和缓存如果速度差别过大脱节严重一样会降低访问效率。
作者: itany    时间: 2006-12-12 18:37
原帖由 单晶硅传奇 于 2006-12-12 18:30 发表
"同规格"AMD降的比P4多的多

P4E是不是也应该降到和A64同频才更符合同规格?


注意,这里边是比较缓存规格
如果相同频率,何不让K8把频率升到和P4E一样?
或者把译码器改成和P4E一样,一个?w00t)
作者: 单晶硅传奇    时间: 2006-12-12 18:49
原帖由 itany 于 2006-12-12 18:37 发表


注意,这里边是比较缓存规格
如果相同频率,何不让K8把频率升到和P4E一样?
或者把译码器改成和P4E一样,一个?w00t)


P4的缓存架构适合P4这样的CPU,K8的缓存架构适合K8这样的CPU

拿P4的套到K8上,其结果当然是不如P4的,译码器也一样(_(
作者: jaguard    时间: 2006-12-12 18:52
脱离核心设计,生产工艺的差别以至成品率和成本代价单独讨论缓存容量是没实际意义的
作者: itany    时间: 2006-12-12 18:53
原帖由 单晶硅传奇 于 2006-12-12 18:49 发表
P4的缓存架构适合P4这样的CPU,K8的缓存架构适合K8这样的CPU

拿P4的套到K8上,其结果当然是不如P4的,译码器也一样(_(


是啊
所以P4和K8比较L1根本没有意义
如果把L2关闭了,P4 2.4还不如Celeron 300A速度快呢!K8关闭L2就要好的多
如果要比较L1,显然K8要和Dothan(Yonah)以及Conroe比较~
作者: sharptime    时间: 2006-12-12 18:54
两家用的实现方法不一样

按照原理来讲,L1的命中率应该在85%左右,太低就会大大降低CPU的运行效率

增多缓存或者调整访问手段都可以做到,付出的成本也不一样

AMD是加钱加缓存,Intel是控制成本改算法
作者: hopetoknow    时间: 2006-12-12 22:28
何必把过去几年前,讨论过无数遍的老话题, 很多小白都没兴趣了,再来讨论呢?

还有,要是没记错:
上面两位都是AMD阵营,还是比较坚定的一类。

不如谈谈,为什么AMD对内存依赖性特别大。今年的AM2为什么性能经常倒退呢?
作者: xxxyyy    时间: 2006-12-12 22:47
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作者: star_wrx    时间: 2006-12-12 23:06
算法不同
导致结构也不同
没什么好比较的哦
又不是同一个架构。。。
作者: RacingPHT    时间: 2006-12-13 09:21
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作者: itany    时间: 2006-12-13 14:33
原帖由 RacingPHT 于 2006-12-13 09:21 发表
无责任猜测~

这些精巧的设计都要死掉了....在多线程真正普及之后。Core2可能是最后一个这样"辉煌"的核心了?

今后精简核心当道...看CELL, 看AMD也没有兴趣做4发射, 看Intel也在搞terascale.


个人不同意这个观点~
单个核心不行,多个核心也很难达到高性能~ 我认为至少在X86世界是这样
PS3还不是被XBOX满地找牙?还说Cell只能发挥出20%的性能。如果另外80%若干年都发挥不出来,是不是就死掉了?可以革除呢?
Sun的32核心牛叉吧,还不是被Woodcrest和Op按在地上XX?
我认为明年的Bloomfield是一个比较好的基础,原生四核心,共享L2,以后一段时间这个基本单位可能不会变,但是如何实现互联可能会花很大精力去研究。现在Intel恐怕要三条腿走路了:用8个Bloomfield用CSI总线连接+共享L3构成的32核心;采用新指令集的Teraflops结构的原型(发展中,对应cell);还有采用EPIC的多核心安腾(对应Power)~
AMD不是没有兴趣,而是搞不出来了。IBM方面,Power6也是在发展~ 未来不是说cell当道的。恐怕会是Power6当道的
作者: RacingPHT    时间: 2006-12-13 16:16
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作者: ITANIUM2    时间: 2006-12-13 16:50
正解

原帖由 Edison 于 2006-12-12 16:18 发表
这可能是因为AMD K7后的处理器比较容易出现L1 cache的容量约束,而且K7/K8的动态分支预测相对来说比较糟糕。

AMD的L2 cache延迟在顺序存取的时候比Core 2 Duo糟糕很多,而Northwood的L1 cache延迟表现还是不 ...

作者: potomac    时间: 2006-12-13 17:10
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作者: lingbol    时间: 2006-12-13 17:14
其实关于这个问题,有学术的cache作用和现有市场上CPU的cache设置而有不同答案,两家的架构,算法确有很大不同,所以一概而论是不对的
:lol:
作者: RacingPHT    时间: 2006-12-13 17:22
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作者: hopetoknow    时间: 2006-12-13 17:24
第一个设计直升机的是 几百年前的达。分其

如果你认为那算是直升机
作者: Edison    时间: 2006-12-13 17:26
Intel对x86的态度就是希望尽早结束掉这个东西,因为AMD在后面死皮赖脸地以x86庞大的应用资源要挟着Intel的份额,微软也不敢轻易把x86的OS拱手送给Linux,所以只能是继续吊在x64上,苟延残喘,看看哪天CPU的通用性能相对多媒体性能来说变得非常次要的时候,也就是x86被革掉的时候了。
作者: RacingPHT    时间: 2006-12-13 17:28
提示: 作者被禁止或删除 内容自动屏蔽
作者: hopetoknow    时间: 2006-12-13 17:33
建议看看,Intel又一次大张旗鼓的增加指令集了, SSE4只是开始。

谈x86的命运。 虚拟技术,倒可能是未来的一个变数

另外cell不是粒度太粗太松散的问题,而是根本不是那个概念和性质。 看错东西的性质了。


(有人会把太平天国的均天下, 错认成共产主义)
作者: 嘉蓝    时间: 2006-12-13 17:34
原帖由 Edison 于 2006-12-13 17:26 发表
Intel对x86的态度就是希望尽早结束掉这个东西,因为AMD在后面死皮赖脸地以x86庞大的应用资源要挟着Intel的份额,微软也不敢轻易把x86的OS拱手送给Linux,所以只能是继续吊在x64上,苟延残喘,看看哪天CPU的通用 ...

:lol: 风水轮流转.
intel打算用EPIC取代x86的时候,RISC正风行.当时认为CISC代价大,性能提升困难.

现在再看呢?:lol: x86的整型没有对手.浮点也不见得比其它CPU弱.x86-64很快就会成为intel业务的重中之重----现在叫intel64了:devil: .
作者: swrstd    时间: 2006-12-13 17:51
原帖由 Edison 于 2006-12-12 16:18 发表
这可能是因为AMD K7后的处理器比较容易出现L1 cache的容量约束,而且K7/K8的动态分支预测相对来说比较糟糕。

AMD的L2 cache延迟在顺序存取的时候比Core 2 Duo糟糕很多,而Northwood的L1 cache延迟表现还是不 ...

说了很多,不过没看懂,可以说说为什么这样吗?
作者: Edison    时间: 2006-12-13 17:54
原帖由 swrstd 于 2006-12-13 17:51 发表
说了很多,不过没看懂,可以说说为什么这样吗?

cache的性能好坏,主要是看命中率、延迟,增大容量可以降低cache的容量约束造成的命中率下降问题,但是延迟较长的话,也会削减cache的性能。
作者: RacingPHT    时间: 2006-12-13 17:54
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作者: swrstd    时间: 2006-12-13 17:58
原帖由 Edison 于 2006-12-13 17:54 发表

cache的性能好坏,主要是看命中率、延迟,增大容量可以降低cache的容量约束造成的命中率下降问题,但是延迟较长的话,也会削减cache的性能。

谢谢Edison.
作者: hopetoknow    时间: 2006-12-13 18:13
CELL各个单元, 如同几个动物捆在一起。会飞的鸟、会跑的马放在一起有用吗?

某超级动物长了几个腿、2对翅膀。。。

这是两类东西。

上万、几千个指令的处理级别,几百个指令的处理级别,几个指令的处理级别。 。。
都会分成不同类型的架构, 简单多核、多单元的世界,是和Cell思想上巨大差异

cell没有任何按照指令级别的相关图,来设计和规划。
作者: RacingPHT    时间: 2006-12-14 10:10
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作者: hopetoknow    时间: 2006-12-14 11:05
cell这种东西,就算是和简单多核那类体系结构相比, 性质不同的。 那东西不是cell。
IBM只是设计了cell,去做cell做的事情。而没有按有些人所想象的那些东西,来设计cell。

[ 本帖最后由 hopetoknow 于 2006-12-14 11:07 编辑 ]
作者: itany    时间: 2006-12-16 19:16
原帖由 Edison 于 2006-12-13 17:26 发表
Intel对x86的态度就是希望尽早结束掉这个东西,因为AMD在后面死皮赖脸地以x86庞大的应用资源要挟着Intel的份额,微软也不敢轻易把x86的OS拱手送给Linux,所以只能是继续吊在x64上,苟延残喘,看看哪天CPU的通用 ...


E大说的经典~
支持
作者: jasonball    时间: 2006-12-17 10:26
进来学习了。:)




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