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标题: Hans最新出炉的Nehalem裸片分析，L2/L3 cache是这样摆放的 [打印本页]

作者: Edison 时间: 2007-10-8 17:20
标题: Hans最新出炉的Nehalem裸片分析，L2/L3 cache是这样摆放的
:funk:

作者: 来不及思考 时间: 2007-10-8 17:30
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作者: 来不及思考 时间: 2007-10-8 17:32
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作者: itany 时间: 2007-10-8 17:37
怎么会这样子？！居然共享的L3是分割开的阿 :wacko:

作者: potomac 时间: 2007-10-8 17:51
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作者: lzy24 时间: 2007-10-8 18:07
L2肯定独立的了.

看这图似乎L3也是独立的？？？:funk:

作者: the_god_of_pig 时间: 2007-10-8 18:08
这个……

MS偶前两天瞎猜的时候完全猜错了:p

作者: Prescott 时间: 2007-10-8 18:23
这个摆法比较新颖。

分成4块并不一定不是共享啊。

作者: clawhammer 时间: 2007-10-8 18:39
集成北桥.......:sweatingbullets:

作者: NehalemSunK11 时间: 2007-10-8 19:04
期待更多相关消息:funk:

作者: lemonninja 时间: 2007-10-8 19:07
貌似L3是2个2个分组的吧~~

作者: bessel 时间: 2007-10-8 19:15
http://aceshardware.freeforums.org/viewtopic.php?t=141

原帖由 potomac 于 2007-10-8 17:51 发表
没看见他网站更新啊。:unsure:

作者: _MyST_Spring 时间: 2007-10-8 19:25
好有趣的设计:wacko:

作者: Rock·Will 时间: 2007-10-8 19:32
Nehalem真是太YY了……

神秘的Nehalem，引人神往阿~~

08年就看Nehalem了！！:wub:

作者: xxy1 时间: 2007-10-8 19:35
是工程师低能，搞不定共享L3结构、算法，或者良品率问题，还是故意有所保留呢？

作者: mhkkkk 时间: 2007-10-8 19:38
我觉得我们自己乱搞，还帮INTEL宣传，我觉得用好能用的就可以。

作者: rolling 时间: 2007-10-8 19:40
合久必分w00t)

难道交换式的L2未必比共享式的慢哦

作者: rolling 时间: 2007-10-8 19:42
不知其SWITCH带宽几何?

作者: potomac 时间: 2007-10-8 20:05
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作者: bessel 时间: 2007-10-8 20:18
Temporary home for the aceshardware community

原帖由 potomac 于 2007-10-8 20:05 发表

ACE没挂啊？w00t)
不过现在上不去啊，有空开洋葱头上。:sweatingbullets:

作者: itany 时间: 2007-10-8 20:21
会不会为了SMT上双L1I呢？

作者: 威廉第三 时间: 2007-10-8 20:49
OMG
这就是L3共享？

作者: flz821028 时间: 2007-10-8 21:01
为什么不把L2做大点？？

作者: maomaobear 时间: 2007-10-8 21:04
amd更有话说了，胶水4核

作者: itany 时间: 2007-10-8 21:06

原帖由 flz821028 于 2007-10-8 21:01 发表
为什么不把L2做大点？？

不要忘了intel是include缓存，L3的内容要完全包含L2，要是L2的总大小和L3差不多，那L3就没啥用了
而且，L2更小可以实现更低的延迟，提高性能阿
平衡L2延迟降低带来的好处和命中率降低带来的坏处，在有L3的情况下，更小的L2是个好选择

作者: itany 时间: 2007-10-8 21:08

原帖由 maomaobear 于 2007-10-8 21:04 发表
amd更有话说了，胶水4核

看看他自家的K10，AMD绝不敢这样说的
只能说：Intel又在模仿我们的创意，我们早在x年前就提出了四核心独立L2，共享L3的设计

作者: 紫色 时间: 2007-10-8 21:12
265平房毫米=不会太便宜。

作者: acqwer 时间: 2007-10-8 21:17

原帖由紫色于 2007-10-8 21:12 发表
265平房毫米=不会太便宜。

你觉得某个283mm^2的CPU会是什么价？

作者: 紫色 时间: 2007-10-8 21:30

原帖由 acqwer 于 2007-10-8 21:17 发表

你觉得某个283mm^2的CPU会是什么价？

在265平方毫米还要加上intel 60-70%的毛利。

作者: flz821028 时间: 2007-10-8 21:36

原帖由 来不及思考 于 2007-10-8 17:30 发表
OTL ！！！

请允许我水一贴！ :funk:

不允许百姓点灯(_(

作者: acqwer 时间: 2007-10-8 21:48

原帖由紫色于 2007-10-8 21:30 发表

在265平方毫米还要加上intel 60-70%的毛利。

单论CPU毛利的话，现在的144*2的C2Q平均毛利也不止60-70%，价格很贵吗？

作者: 晶晶守护神 时间: 2007-10-8 21:50
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作者: lillxu 时间: 2007-10-8 21:57
http://news.expreview.com/2007-10-08/1191840779d3856.html
这是今年2月贴的图!!!!!!!1

[ 本帖最后由 lillxu 于 2007-10-9 09:28 编辑 ]

作者: itany 时间: 2007-10-8 22:11

原帖由紫色于 2007-10-8 21:30 发表

在265平方毫米还要加上intel 60-70%的毛利。

出处？
貌似某人已经要求版主删贴了吧？ (_(

作者: itany 时间: 2007-10-8 22:18
不过貌似有个大仙就是凭着核心图说找到了K10 4 Decoder能力的证据的 (_(

另外，也不排除是G80般的阴谋 :wacko:

作者: awoo 时间: 2007-10-8 22:18
这样排列，做胶水三核五核的比较容易。w00t)

作者: acqwer 时间: 2007-10-8 22:26

原帖由 itany 于 2007-10-8 22:11 发表

出处？
貌似某人已经要求版主删贴了吧？ (_(

中端的CPU毛利大概就是这么高吧，平均的50%毛利是包括芯片组、亏损的闪存和基本上赚不到什么钱的低端CPU啊。

作者: windslove 时间: 2007-10-8 23:23
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作者: everyoung 时间: 2007-10-8 23:24
物理分开不代表逻辑上也分开
内存条上的芯片也是分开的

作者: 紫色 时间: 2007-10-9 00:27

原帖由 awoo 于 2007-10-8 22:18 发表
这样排列，做胶水三核五核的比较容易。w00t)

通过cpu内部逻辑进行数据交换比通过北桥快多了。只要做到这一点，cpu内部把L3处理成共享还是私有对最终性能没有多大影响。也就是L3延迟多一点点而已。我想大概是共享L3的设计。

[ 本帖最后由紫色于 2007-10-9 00:32 编辑 ]

作者: flz821028 时间: 2007-10-9 07:44

原帖由 itany 于 2007-10-8 21:06 发表

不要忘了intel是include缓存，L3的内容要完全包含L2，要是L2的总大小和L3差不多，那L3就没啥用了
而且，L2更小可以实现更低的延迟，提高性能阿
平衡L2延迟降低带来的好处和命中率降低带来的坏处，在有L3的 ...

我的意思是废掉L3。
好像U都是include缓存吧？:unsure:

作者: ITANIUM2 时间: 2007-10-9 08:49

原帖由 flz821028 于 2007-10-9 07:44 发表

我的意思是废掉L3。
好像U都是include缓存吧？:unsure:

AMD的不是

另外, 对这个设计ORZ下, 有些匪夷所思

作者: GZboy 时间: 2007-10-9 09:27
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作者: kxsq 时间: 2007-10-9 09:54
都用IMC了，还有必要把L2做得那么大吗？

作者: snakenj 时间: 2007-10-9 10:17
为何不直接把L2加大到12MB呢？

怕命中率底下？

作者: mxyou 时间: 2007-10-9 10:59
拜一下，好奇怪的设计。

这真的还是假的。

难道打算以此架构为基本做出N核来吗？

这不就成了K8那种可扩展N核的样子了吗？只是比K8还要极端

[ 本帖最后由 mxyou 于 2007-10-9 11:00 编辑 ]

作者: FM 时间: 2007-10-9 11:25
为了以后扩展方便罢了:wacko:

作者: FENG950 时间: 2007-10-9 11:32
可能以后做四核以上还是单芯片结构吧，这样总线式的缓存共享就不行了。

作者: shike_cuke 时间: 2007-10-10 10:29
等效能测试了....................

作者: Edison 时间: 2007-10-10 15:04
最新消息是，Dunnington将会是每两核共享L2 cache，每四或六核共享L3。报告完毕。

作者: AMD11 时间: 2007-10-10 17:29

原帖由 Edison 于 2007-10-10 15:04 发表
最新消息是，Dunnington将会是每两核共享L2 cache，每四或六核共享L3。报告完毕。

这样做？难道真的是为加入DSP阵列作技术储备或试验？

作者: acqwer 时间: 2007-10-10 17:36

原帖由 Edison 于 2007-10-10 15:04 发表
最新消息是，Dunnington将会是每两核共享L2 cache，每四或六核共享L3。报告完毕。

那么AMD岂不是还可以继续吹真四核。

作者: Edison 时间: 2007-10-10 17:38

原帖由 acqwer 于 2007-10-10 17:36 发表
那么AMD岂不是还可以继续吹真四核。

4/6核都在一个die上。

作者: acqwer 时间: 2007-10-10 17:42

原帖由 Edison 于 2007-10-10 17:38 发表

4/6核都在一个die上。

AMD宣称的真四核特性之一是每个核心都有独立的L2:lol:

作者: clawhammer 时间: 2007-10-10 17:52

原帖由 Johnalias 于 2007-10-10 17:40 发表
年底发布的4核不是有12MB了吗，Cache越做越少！？
这样子有些怪，哪个芯片设计的给解释下！
三通道内存，以后买内存都3根一卖！？

NF2也是三通道控制器，有强制你上三根内存吗？

作者: 1empress 时间: 2007-10-10 18:01
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作者: the_god_of_pig 时间: 2007-10-10 18:08
现在看还是Larabee YY度更高些:loveliness:

作者: itany 时间: 2007-10-10 20:43

原帖由 1empress 于 2007-10-10 18:01 发表
NF2是双通道MC好不好

当然NF2这个双通道比865P那个胶水双通道要灵活一些

865的双通道怎么成胶水的了？
865的双通道性能更高……

作者: Prescott 时间: 2007-10-10 21:34

原帖由 Edison 于 2007-10-10 15:04 发表
最新消息是，Dunnington将会是每两核共享L2 cache，每四或六核共享L3。报告完毕。

Dunnington不是Nehalem

作者: itany 时间: 2007-10-10 22:17

原帖由 snakenj 于 2007-10-9 10:17 发表
为何不直接把L2加大到12MB呢？

怕命中率底下？

L2越大，延迟越大
当增加L2容量带来微不足道的性能提升被增加的额外延迟吃掉的时候，一个小的、独立的L2缓存是很好的选择；再加上一个大的，共享的L3，可以有效的降低总的延迟

作者: 1empress 时间: 2007-10-10 23:03
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作者: itany 时间: 2007-10-11 00:00

原帖由 1empress 于 2007-10-10 23:03 发表

865只是把mc位宽加倍同时存取两个通道

NF2可以同时独立存取每个通道

当FSB大于等于内存带宽的时候没有必要实现地址独立双通道，865这样设计反而可以降低延迟，实现最佳性能
而NF2的双通道本身就没有太大的意义，就是独立存取，又能有几个百分点的性能提升？
设计要因地制宜

这就好比增加L3对Intel是积极的，对AMD就不一定了……

作者: Edison 时间: 2008-3-19 02:06
图片更新：

http://we.pcinlife.com/viewthrea ... &extra=page%3D1

旧图的一些地方简直就是乱画一气。

作者: lcdg 时间: 2008-3-19 03:37
其实我有一个问题
L1在哪里？:wacko:

作者: itany 时间: 2008-3-19 09:31

原帖由 lcdg 于 2008-3-19 03:37 发表
其实我有一个问题
L1在哪里？:wacko:

L1D和L1I都画上了啊……

作者: elisha 时间: 2008-3-19 10:04
什么时候重新上L1T啊

作者: shike_cuke 时间: 2008-3-19 11:29
4个完全独立的核心??那不类似K8了??L1在哪啊??有多大??

作者: lzy24 时间: 2008-3-19 11:31
新图很强大

..

L1 32KB+32KB per core

[ 本帖最后由 lzy24 于 2008-3-19 11:33 编辑 ]

作者: itany 时间: 2008-3-19 11:34

原帖由 lzy24 于 2008-3-19 11:31 发表
新图很强大

..
L1 32KB+32KB per core

我在想是不是每个逻辑核心16KB的L1D呢？

作者: 余心要忍 时间: 2008-3-19 23:22
这个比较 YY

作者: lcdg 时间: 2008-3-20 01:48

原帖由 itany 于 2008-3-19 09:31 发表

L1D和L1I都画上了啊……

我偷懒没看第2页_-_

作者: sarsqlg 时间: 2009-8-25 17:26
又是高科技啊。。

作者: qingchunxuanlu 时间: 2009-9-21 11:27
请允许我水一贴！

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