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标题: 为什么大家都B4胶水？ [打印本页]

作者: 罗菜鸟 时间: 2008-3-13 10:30
标题: 为什么大家都B4胶水？
胶水技术还是很复杂的，我昨天看到书店还有专门讲的胶水教材，电子工业出版的，88米，国外教材翻译的
胶水技术真正做得好的话，可以在提高性能的前提下不增加成本。

作者: 响当当 时间: 2008-3-13 10:43
胶水=赶工，8.rar

作者: 罗菜鸟 时间: 2008-3-13 10:46
intel的胶水就是赶工
真正的胶水是MCM技术
很厚一本书，研究生教材

作者: ctroom 时间: 2008-3-13 11:03
但是起码现在暂时市场上胶的比不胶的吃香.

作者: samhrc 时间: 2008-3-13 11:27
MCM 就是胶水吧。
我拆开看过俺的AS400 ， CPU是一个大铁疙瘩。 4片核心和4片缓存在一块白色的瓷片上。跟inter胶水双核是一模一样的。

作者: fifalan 时间: 2008-3-13 11:45
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作者: itany 时间: 2008-3-13 11:46

原帖由 罗菜鸟 于 2008-3-13 10:46 发表
intel的胶水就是赶工
真正的胶水是MCM技术
很厚一本书，研究生教材

Intel的PD和C2Q不都是MCM么？

作者: scw001 时间: 2008-3-13 11:54
回家把之前的2块P3 733用502粘起来给2奶搞个双核:shifty:

作者: ztbyron 时间: 2008-3-13 12:01
大家B4胶水应该是因为卖的太贵了。。。

作者: sonicxz 时间: 2008-3-13 12:04
:a) 胶水的使用过程也是很讲究的，沾不好就合成一个了

作者: samhrc 时间: 2008-3-13 12:04

原帖由 fifalan 于 2008-3-13 11:45 发表

MCM=Multi-Chip Model吗？

貌似还听说过一种胶水，是三维结构的，跟现在4层电路板一样，一个Die碟在另外一个Die上面～

多层封装不适合CPU这种功耗大的芯片，散热成问题。

作者: 我是穷酸 时间: 2008-3-13 12:10
从技术含量来看,真双>胶水>多CPU,但就性能来说,多CPU>胶水>真双:whistling:

作者: 罗菜鸟 时间: 2008-3-13 12:15

原帖由 itany 于 2008-3-13 11:46 发表

Intel的PD和C2Q不都是MCM么？

MCM有很多严格的规范包括布线，材料

作者: itany 时间: 2008-3-13 12:19

原帖由 罗菜鸟 于 2008-3-13 12:15 发表

MCM有很多严格的规范包括布线，材料

PD& C2Q布线不规范？材料不规范？

作者: samhrc 时间: 2008-3-13 13:19
不过直觉上看， IBM的MCM用铁块多足有好几斤。一圈银光闪闪的大螺丝和弹簧比inter的看着YY。

作者: itany 时间: 2008-3-13 13:52

原帖由 samhrc 于 2008-3-13 13:19 发表
不过直觉上看， IBM的MCM用铁块多足有好几斤。一圈银光闪闪的大螺丝和弹簧比inter的看着YY。

要是Intel也把多核心做成这样，一般用户也只有用着单核心，通过一根网线来远程体验一下MCM的YY魅力了

作者: pjtomtai 时间: 2008-3-13 16:16

原帖由 samhrc 于 2008-3-13 11:27 发表
MCM 就是胶水吧。
我拆开看过俺的AS400 ， CPU是一个大铁疙瘩。 4片核心和4片缓存在一块白色的瓷片上。跟inter胶水双核是一模一样的。

Ceramic基板的MCM已经过时了,不利于散热. 搞不懂的倒是Die为什么要45度的斜放.

作者: pjtomtai 时间: 2008-3-13 16:30
IBM 的胶水.

作者: samhrc 时间: 2008-3-13 16:58

原帖由 pjtomtai 于 2008-3-13 16:16 发表

Ceramic基板的MCM已经过时了,不利于散热. 搞不懂的倒是Die为什么要45度的斜放.

我看见的不是这样的，白色的基板。就是方方正正的Die ，四个缓存在四个角上，标准回字形布局。

Power4 + @1.25Ghz ，是AS400 740 小型机的。

[ 本帖最后由 samhrc 于 2008-3-13 17:01 编辑 ]

作者: zaknafein 时间: 2008-3-13 17:12
对我来说，除了胶水无法完全关闭一块硅片导致功耗较高外，根本没问题...
当然某耗电比胶水还高的‘真’四核产品就无视了...

作者: 沙门 时间: 2008-3-13 18:59

原帖由 罗菜鸟 于 2008-3-13 10:30 发表
胶水技术还是很复杂的，我昨天看到书店还有专门讲的胶水教材，电子工业出版的，88米，国外教材翻译的
胶水技术真正做得好的话，可以在提高性能的前提下不增加成本。

:lol: 是因为简单的胶水拼接就把真·胶水龙全族给灭了，

偏偏Intel又不急着出真·胶水肉，

A记粉丝想叛变又碍于面子和身份，所以只能集体表达出BS胶水的态度了。

作者: 罗菜鸟 时间: 2008-3-13 22:51
标题: 胶水
胶水的好处是硅晶圆面积做不大的时候可以胶水

作者: samhrc 时间: 2008-3-14 09:31

原帖由 罗菜鸟 于 2008-3-13 22:51 发表
胶水的好处是硅晶圆面积做不大的时候可以胶水

不对。
wafer再小只要比单个 Die 面积大能划片就可以。 wafer尺寸只关系到刻同样一片wafer能划出多少片Die，管句话来说就是制造Die的成本问题。就好比是用一个多大的煎锅同时做多少个荷包蛋，你的锅子大，同时就能煎很多个蛋。锅子再小，只要比一个荷包蛋面积大就可以用的。

作者: samhrc 时间: 2008-3-14 09:35
wafer 划片之前要光检,同样的一片Die ，面积大的比面积小的更容易产生瑕疵。

用两片面积小的Die 拼接比一片面积大的Die成品率要高的多。

作者: 罗菜鸟 时间: 2008-3-14 13:20

原帖由 samhrc 于 2008-3-14 09:35 发表
wafer 划片之前要光检,同样的一片Die ，面积大的比面积小的更容易产生瑕疵。

用两片面积小的Die 拼接比一片面积大的Die成品率要高的多。

一个wafer多一个die是什么效果？

作者: haiou123 时间: 2008-3-14 13:47
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作者: samhrc 时间: 2008-3-14 21:16

原帖由 罗菜鸟 于 2008-3-14 13:20 发表

一个wafer多一个die是什么效果？

我不太明白。

你说是不是一块晶圆上只有一个核心？有这种做法。

我们以前的砷化镓拉晶工艺不是特过关，大直径的晶体老是有各种缺陷这个，晶体就是50毫米直径的。有时候做实验或者比较大的微波器件就是50直径的一块上面只刻一个产品。

剩下的面积还能自己随便刻字呢，不同的扩散和蒸镀有不同的颜色。可好玩了。

作者: joanheart 时间: 2008-3-14 23:25
进来学习学习~~

作者: lepton 时间: 2008-3-14 23:46
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作者: 六道众生 时间: 2008-3-15 08:22
提示: 作者被禁止或删除内容自动屏蔽

作者: 罗菜鸟 时间: 2008-3-15 09:58

原帖由 samhrc 于 2008-3-14 21:16 发表

我不太明白。

你说是不是一块晶圆上只有一个核心？有这种做法。

我们以前的砷化镓拉晶工艺不是特过关，大直径的晶体老是有各种缺陷这个，晶体就是50毫米直径的。有时候做实验或者比较大的微波器件就是50直 ...

打错字了，就是这个意思。貌似只有功率器件这么做
另外CPU核心和SRAM可否分开在两张硅晶圆上，要用的时候直接两片裸片封装在一个die中？

作者: itany 时间: 2008-3-15 11:32

原帖由 haiou123 于 2008-3-14 13:47 发表

我有一个早期的2G内存，就是一个die重在另一个die上面

貌似现在的闪存经常这么干吧

作者: samhrc 时间: 2008-3-15 11:57

原帖由 罗菜鸟 于 2008-3-15 09:58 发表

打错字了，就是这个意思。貌似只有功率器件这么做
另外CPU核心和SRAM可否分开在两张硅晶圆上，要用的时候直接两片裸片封装在一个die中？

以前的Pentium Pro 就是两片硅片核心与缓存分开的。

但是在台积电的时候我没做过CPU，具体不知道这是怎么回事。（我估计这样成本高，而且高频率的情况下有严重的互相干扰问题。）

功率器件大部分用一个很巧妙的方法减小核心面积，用尽量小的硅片来提升成品率降低成本：原来平面的P~N 结可以做成删条状或者网格状，来隔离缺陷增加结区的面积。

新竹FAB2 以前制作高频积体电路，给电视发射机用的。但是因工艺限制，不同批次的单晶制成的管芯电气参数不一致。需要在老化或者电冶过后筛选分组。所以我认为 CPU 核心不能分离在几块硅片上还有一个原因就是很难控制这几块硅片的电气参数一致性。

作者: samhrc 时间: 2008-3-15 12:52
只要是半导体，现在的技术都无法克服不同批次原料和制造工艺波动造成的产品电气参数波动。就是说一致性差。
在模拟芯片上表现的很明显，而数字电路影响不大。

作者: 罗菜鸟 时间: 2008-3-15 16:56

原帖由 samhrc 于 2008-3-15 11:57 发表

以前的Pentium Pro 就是两片硅片核心与缓存分开的。

但是在台积电的时候我没做过CPU，具体不知道这是怎么回事。（我估计这样成本高，而且高频率的情况下有严重的互相干扰问题。）

功率器件大部分用一个很 ...

ATMEL的芯片种类最多，又是怎么做到，并保证产能的？按理说ATMEL的芯片属于“耗材”

作者: samhrc 时间: 2008-3-15 19:00
爱特梅尔主要是单片机和嵌入类的产品啊，要不就是FPGA 。大概它们都没有很高的频率和功耗吧。而且好像他们的模拟芯片也很少，自然不怎么怕电气参数一致性不好的问题。

像胶水多核，我相信那两个核心在封装之前肯定做了挑选分组，要把两颗体质差不多的管芯"胶水"在一起。

作者: scowl 时间: 2008-3-15 20:49

原帖由 我是穷酸 于 2008-3-13 12:10 发表
从技术含量来看,真双>胶水>多CPU,但就性能来说,多CPU>胶水>真双:whistling:

完全是扯淡

多CPU在很多情况下提升等于0

同构架原生也绝对强过胶水

作者: 罗菜鸟 时间: 2008-3-15 22:10

原帖由 samhrc 于 2008-3-15 19:00 发表
爱特梅尔主要是单片机和嵌入类的产品啊，要不就是FPGA 。大概它们都没有很高的频率和功耗吧。而且好像他们的模拟芯片也很少，自然不怎么怕电气参数一致性不好的问题。

像胶水多核，我相信那两个核心在封装之前肯定 ...

ATMEL的拳头产品，AVR核心的CPU，但是搭配不同容量的FLASH ROM的SRAM，以及不同的外围接口，价格从5块卖到30。ATMEL是怎么把产弄得这么丰富的？阉割肯定不可能。

作者: itany 时间: 2008-3-15 22:46

原帖由 scowl 于 2008-3-15 20:49 发表

完全是扯淡

多CPU在很多情况下提升等于0

同构架原生也绝对强过胶水

PD 820就是原生的……

作者: samhrc 时间: 2008-3-16 00:21

原帖由 罗菜鸟 于 2008-3-15 22:10 发表

ATMEL的拳头产品，AVR核心的CPU，但是搭配不同容量的FLASH ROM的SRAM，以及不同的外围接口，价格从5块卖到30。ATMEL是怎么把产弄得这么丰富的？阉割肯定不可能。

我们以前的厂要同时生产30多种不同的芯片。但是只有2条生产线和半条砷化镓试验线你说怎么办？

其实有个变通的方法，将功能类似的几个芯片和起来分区域刻在一个Die上。需要实现那个芯片的功能，就用金丝球焊去引那块区域的管脚。（做的射频IC卡里面的芯片有6类3种，其实都是一块Die。）其实现在很多邦定里面都是这么凑出的。

[ 本帖最后由 samhrc 于 2008-3-16 00:22 编辑 ]

作者: samhrc 时间: 2008-3-16 00:26
当然哪种方法只适用小面积的不太复杂的功能用途近似的芯片。特别是消费电子类的如果用在CPU 可没戏。

作者: 鲁爾 时间: 2008-3-16 01:04

原帖由 六道众生 于 2008-3-15 08:22 发表
速龙很猛的时候，AMD说:鄙视胶水,大家就鄙视胶水了

:lol: :lol:

作者: 罗菜鸟 时间: 2008-3-16 12:23

原帖由 samhrc 于 2008-3-16 00:21 发表

我们以前的厂要同时生产30多种不同的芯片。但是只有2条生产线和半条砷化镓试验线你说怎么办？

其实有个变通的方法，将功能类似的几个芯片和起来分区域刻在一个Die上。需要实现那个芯片的功能，就用金丝球焊去 ...

邦定是不是成本很低？貌似你说的方法有点浪费

作者: samhrc 时间: 2008-3-16 12:43
做邦定肯定成本低，不过不适合管脚复杂的。而且散热有困难，功耗大的不成。

我不是说了吗哪种方法都是消费电子用的中小型芯片用的。其实并不浪费，它能简单有效的解决多品种小批量的产品。很多智能卡，包括手机的SIM都是这种工艺做的，里面肯定有没用上的部分。

作者: superwally 时间: 2008-3-16 13:27
都是被AMD的广告害的
胶不胶水的和我们有什么关系？只要性能这个目的达到了，不必去过分关心方式

作者: 罗菜鸟 时间: 2008-3-16 21:38

原帖由 samhrc 于 2008-3-16 12:43 发表
做邦定肯定成本低，不过不适合管脚复杂的。而且散热有困难，功耗大的不成。

我不是说了吗哪种方法都是消费电子用的中小型芯片用的。其实并不浪费，它能简单有效的解决多品种小批量的产品。很多智能卡，包括手机的 ...

另外请教一下，有没有把大容量L3 cache和内存控制器/IO控制器（前端总线）集成到一个DIE上，再和CPU核心（含L2 CACHE）封装在一起的？

作者: samhrc 时间: 2008-3-16 23:11
这个我可不知道，没做过通用CPU。

作者: itany 时间: 2008-3-17 00:41

原帖由 AMD``FANS 于 2008-3-17 00:13 发表
因为Intel的第一代桌面胶水U屁地性能很烂，给人留下了不好的印象。虽然很显然这并非胶水的错. 另外A社的宣传工作起到了推波助澜的作用

兄弟，PD 800系列可是一块管芯的，根本不是”胶水“的……

作者: 罗菜鸟 时间: 2008-3-20 11:05

原帖由 samhrc 于 2008-3-14 21:16 发表

我不太明白。

你说是不是一块晶圆上只有一个核心？有这种做法。

我们以前的砷化镓拉晶工艺不是特过关，大直径的晶体老是有各种缺陷这个，晶体就是50毫米直径的。有时候做实验或者比较大的微波器件就是50直 ...

SOC呢？现在的32位SOC或者64位SOC好象也有很多规格。不可能开几条生产线吧？

作者: samhrc 时间: 2008-3-20 11:47
常见的SOP、QFP 或者QFN 封装的小型的 SOC肯定是一块Die不是好几块。分析来看里头不会有很大的空间容纳几块Die。

我认为应该是一块wafer同时蚀刻出数种不同的管芯，划片之后分检开送不同的封装线。
就好比是一个煎锅，一边煎鸡蛋，一边做鸭蛋，空地还放上两只鹌鹑蛋。等做好了，我想吃鸡蛋就去取鸡蛋。

你可以找一块报废的拆开看看：用浓硫酸去煮就能把环氧封装溶解。而不会溶解硅。

作者: lzy24 时间: 2008-3-20 12:01

原帖由 itany 于 2008-3-17 00:41 发表

兄弟，PD 800系列可是一块管芯的，根本不是”胶水“的……

PD800确实是一块管芯，但和PD900的原理没有区别。只能说PD800硬把两个Prescott塞到一个管芯里去了

作者: samhrc 时间: 2008-3-20 18:53

原帖由 lzy24 于 2008-3-20 12:01 发表

PD800确实是一块管芯，但和PD900的原理没有区别。只能说PD800硬把两个Prescott塞到一个管芯里去了

那你说原生双核和胶水双核还应该有什么其他的区别？

作者: 罗菜鸟 时间: 2008-3-20 22:56

原帖由 samhrc 于 2008-3-20 11:47 发表
常见的SOP、QFP 或者QFN 封装的小型的 SOC肯定是一块Die不是好几块。分析来看里头不会有很大的空间容纳几块Die。

我认为应该是一块wafer同时蚀刻出数种不同的管芯，划片之后分检开送不同的封装线。
就好比是一个 ...

貌似现在的大容量内存就是几个die封装在一起的

作者: kunnsr 时间: 2008-3-21 01:37

原帖由 ztbyron 于 2008-3-13 12:01 发表
大家B4胶水应该是因为卖的太贵了。。。

也可以说不是胶水得太不争气了~

作者: G70 时间: 2008-3-21 07:32
提示: 作者被禁止或删除内容自动屏蔽

作者: samhrc 时间: 2008-3-21 08:26

原帖由 罗菜鸟 于 2008-3-20 22:56 发表

貌似现在的大容量内存就是几个die封装在一起的

闪存卡就采用了堆叠的方式，管芯是两块Die 堆叠一起的。不过这个封装技术只能用于小功耗的场合。

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