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标题: PCINLIFE搜集：资料可查的NVIDIA/AMD(ATI) 图形芯片晶体管密度/间距 [打印本页]

作者: Edison 时间: 2008-5-2 22:20
标题: PCINLIFE搜集：资料可查的NVIDIA/AMD(ATI) 图形芯片晶体管密度/间距

" src="./images/smilies/PCinlife2009/smile.gif" border=0 smilieid="129">

这里的最大密度是用1/((线宽)^2)获得的，而晶体管间距是假设和最高密度相比，实际芯片的晶体管之间等效间距，例如10.3，相当于是晶体管之间的间距是10.3个晶体管或者说10.3个线宽单位。

作者: Edison 时间: 2008-5-2 22:39
晶体管密度/管芯尺寸和功耗的关系不一定是直接的，因为制造工艺、电路设计本身都是会影响功耗的，例如漏电流、电路效率等。

作者: feel囝 时间: 2008-5-2 23:31
到底说明了什么？我承认我没看懂~~~

作者: Edison 时间: 2008-5-2 23:44
这个到不是这个意思，我做这个表，其实是想推算出一些只知道晶体管数量或者是只知道芯片面积的GPU的面积或者是晶体管数量:p

对应CPU方面的进展以及同代工艺CPU/GPU的晶体管密度差别，应该可以推算出。

透过这些资料收集，我还发现CPU也都可能是存在着half-node的

作者: 阿蓝2代 时间: 2008-5-2 23:48
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作者: bfg9000 时间: 2008-5-2 23:58
那个密度，是不是越小越好？

作者: Edison 时间: 2008-5-3 00:00
这么说吧。
以0.13微米为例，线宽换算成毫米就是0.13微米/1000=0.00013毫米
理论最大密度=1/((线宽)^2)=1/((0.00013)^2)=1/0.0000000169=59,171,597.63晶体管/平方毫米

以R420为例
实际密度就是=芯片晶体管数量/芯片面积=160M/(281mm^2)=160,000,000/281=569395.02晶体管/平方毫米

晶体管密度比率=理论密度/实际密度=103.92

晶体管间距=晶体管密度比率^0.5（也就是晶体管密度比率的开方）=10.19线宽单位。

作者: feel囝 时间: 2008-5-3 00:24
晶体管间距/线宽单位，得出来的数据代表什么？是不是可以理解为即使在同代同工艺下，同样多少的晶体管数，可以有不同的芯片面积？

作者: Edison 时间: 2008-5-3 00:32
可以这样认为，但是这不是本贴的目的。

作者: 阿蓝2代 时间: 2008-5-3 00:43
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作者: feel囝 时间: 2008-5-3 00:59
恩，互连这些不应该计算到线宽里面么？

作者: madcat2100 时间: 2008-5-3 02:12
老大能不能用逗号标一下，数位数度起来不方便

作者: Edison 时间: 2008-5-3 02:19
加注了:)

作者: 贵族蓝翼 时间: 2008-5-3 02:35
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作者: bobtom_wu 时间: 2008-5-3 10:07
lz的理解可能有些片面，并不是说一个芯片的晶体管密度越大，功耗就越大；而且，相同的die size，并不是说晶体管的个数越多，密度就越大。业内有个类似的指标，来表示“晶体管”的个数，就是gate count，也就是所有标准单元器件（除了memory，IP等这些marco cell）的面积除以一个AND2X1的面积得到的数值，因为比如说同样的器件数目，如果都是用Flip-Flop，或者都用AND2X1，两种情况下的晶体管密度会差很多。另外，比如说TSMC 65nm或者90nm的标准单元库，每个cell都同时有三种库：HVT/NVT/LVT，比如说AND2X1，就有AND2X1HVT，AND2X1和AND2X1LVT，其中HVT 的cell功耗最小，但是cell delay最大，而LVT的cell功耗最大，但是cell delay最小，NVT的cell居中，但这三种cell的尺寸、logic都一样。所以，同一个设计，相同的门，管子密度相同，但是如果都用HVT或者都用LVT的cell，整个chip的功耗就差别很大。

作者: Edison 时间: 2008-5-3 10:21
我上面都说了，上面的图表中所列的面积、密度和功耗并没有直接关系。

作者: shiftworld 时间: 2008-5-3 11:29
现在的发展趋势就是更细化的分工,他们大部分的产品都是代工厂做的.所以,在网上获得的资料都是和可以公开的,或者说不完全正确的.只有厂子里的高级工程师才知道真正正确的东西,但是代工厂分工更细,某个人只知道他工作领域的东西,完全知道的人很少,这就保护了知识产权.
我就是代工厂的工程师,我在网上看到很多类似的东西,但是,这个东西也是......
所以网上的东西不可以完全相信.

作者: Edison 时间: 2008-5-3 11:42
晶体管数量和芯片面积都是公开的，和你作为工程师需要保守的秘密没啥关系。

作者: bobtom_wu 时间: 2008-5-3 13:45

原帖由 Edison 于 2008-5-3 11:42 发表
晶体管数量和芯片面积都是公开的，和你作为工程师需要保守的秘密没啥关系。

所谓公开，这些数据也只是从集成电路后端设计工程师那里得到的，不然别人是没法得到这些准确的数据的。

作者: 侏罗纪跑步龙 时间: 2008-5-3 14:53
g80 110nm?

作者: Edison 时间: 2008-5-3 15:39

原帖由 bobtom_wu 于 2008-5-3 13:45 发表
所谓公开，这些数据也只是从集成电路后端设计工程师那里得到的，不然别人是没法得到这些准确的数据的。

晶体管数量都是产品发布的时候就公布的，这没必要作假。

芯片面积现在不算什么机密，除了那层很薄的玻璃片外（上面列表中的芯片封装都是FC-BGA），量度出来的面积可以看作是芯片面积。

作者: protossxp 时间: 2008-8-14 17:30
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作者: Edison 时间: 2008-8-14 17:37

原帖由 protossxp 于 2008-8-14 17:30 发表
此表得出一个结论，AMD的工艺能力远强于NV

我看不出这样的结论，你如何得出？

作者: YY小熊猫 时间: 2008-8-14 18:35
两种截然相反的结论乃本帖风景。

作者: protossxp 时间: 2008-8-14 23:16
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作者: Edison 时间: 2008-8-15 00:08
RV670 的晶体管间距是 9.71 个线宽单位，G92b 是10.43，相距是 7% 而已。

这个表格给出的是晶体管间距，而不是晶体管密度，密度会随工艺升级而产生较大变化，而间距一般在较少的差别范围里。

作者: Edison 时间: 2008-8-15 02:17

原帖由 slgx 于 2008-8-15 02:12 发表
你整表格都有问题，根本就没有考虑金属层的关系。
一个金属层能做出一个完整的晶体管(我知道你其实想说的是MOS管)？

:funk:

拜托，金属层是没有实际晶体管的，只是作为多晶硅层的晶体管逻辑连接，所有的晶体管都在硅层。

这些和 CMOS 有啥关系？完全不搭界。

作者: AFXIF 时间: 2008-8-15 02:21
这个表唯一说明的是成本压力。

此外高密度对散热不利，不适宜实现高频，也不全是好事。

作者: Edison 时间: 2008-8-15 02:33
所有的芯片都只有一个多晶硅层（polysilicon layer），其余的都是用于为了构成芯片逻辑而作晶体管连接的金属层（metal layer），晶体管只位于多晶硅层。

作者: Edison 时间: 2008-8-15 02:47

原帖由 slgx 于 2008-8-15 02:41 发表

对呀。那你是怎么得出下面的

理论最大密度=1/((线宽)^2)=1/((0.00013)^2)=1/0.0000000169=59,171,597.63晶体管/平方毫米

这里假设每个线宽单位都容纳一个晶体管。

作者: Edison 时间: 2008-8-15 03:13

原帖由 slgx 于 2008-8-15 02:50 发表
不管理论还是工程都不存在你说的这个“晶体管”。

我既然说明是理论，这就代表了是现实中不存在这样的晶体管，这个计算只是用于假设一个线宽单位上容纳一个晶体管从而方便计算晶体管的间距密度。

作者: haiou123 时间: 2008-8-17 00:58
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作者: 2ndWeapon 时间: 2008-8-17 09:02
补充上GT200的数据吧。。。。。。。。。。。。。。

作者: tt5900 时间: 2008-9-9 19:13
G94 中端之王也~~

作者: zkkyo 时间: 2009-1-18 14:48
帮顶一下！！！！

作者: zkkyo 时间: 2009-1-18 16:02
帮顶一下！！！！

作者: chaedisonma 时间: 2009-1-22 14:37

你整表格都有问题，根本就没有考虑金属层的关系。
一个金属层能做出一个完整的晶体管(我知道你其实想说的是MOS管)？
slgx 发表于 2008-8-15 02:12

他不知自己在说什么

作者: Edison 时间: 2009-1-22 16:29
我在这里说的相当清楚，就是用于对比大家不同设计下的晶体管密度，目前一般人在外面说的晶体管密度谁比谁高，很多时候都是脱离了芯片使用的制造工艺来简单对比，我这里给出的密度信息就是尽量规格化制造工艺的差异来衡量晶体管密度。

作者: liubangde 时间: 2009-2-9 16:59
呼呼，学习下

作者: ssace130 时间: 2009-2-9 19:29
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作者: qingchunxuanlu 时间: 2009-2-9 23:10
这个要顶一下了

作者: 西玛 时间: 2009-2-10 16:13
LZ想表达什么意思？？

作者: 绿色ATI 时间: 2009-3-14 02:15
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作者: ScoTa 时间: 2009-5-12 17:48
才发现原来还有这么个东西，不用自己做EXCEL了。

作者: 零舞酒妖 时间: 2009-5-23 15:59
不一定是直接的

作者: complex1980 时间: 2009-5-23 17:29
很好……很强大……

作者: 风梦缘 时间: 2009-6-8 02:04
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作者: knightmaster 时间: 2009-7-6 20:09
该更新了

作者: shmily528 时间: 2009-8-28 20:15
看不懂怎么办

作者: tsfbbb 时间: 2009-9-9 16:24
学习一下呵呵

作者: detonator 时间: 2009-9-16 12:05
数据单位是什么？

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