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标题: 从GT200 的成品率说点IC 设计的概念， [打印本页]

作者: tomsmith123 时间: 2008-6-14 23:52
标题: 从GT200 的成品率说点IC 设计的概念，
IC 设计国内多数人对前端很熟悉，对后端接触得比较少，我的经验也很有限。从我的经验看，后端现在从几个方面限制了国内小IC 公司的进入，复杂的，高性能的，有核心技术的IC，往往需要国家巨额的投入才有条件高，实力不足的公司做ASIC 的多，做复杂度高的IC 很难。
回到GT200，一个14亿管的片子，本身就是一个巨无霸，前端也许复杂度相对于G92 G80提高的不是很多（几何级数提高），后端复杂度（三次方或者四次方提高）会增加很多。一般来说晶圆瑕疵率是一定的，管失效率，线失效率则和后端设计密切相关，有时候甚至要改前端设计，高复杂度的产品的良品率的提高，需要后端设计持续的介入。
制程改善对于后端设计是一种福音，Die 可以小一些，线之间距离可以放开一点，临界失效会小很多。
复杂大核的进步越来越困难，前后端的问题都有，后端更大一些，Intel 的设计是NV 学习的方向。

作者: cardex_sp 时间: 2008-6-15 00:23
我只知道去年10月左右gt200 的timing工作完成,留给后端的时间和前端以及最初的算法部分设计相比还是差很多的.后端还不是很复杂的,尤其在现在EDA工具这么发达的情况下.

作者: AFXIF 时间: 2008-6-15 00:33
从原来说1.1Tflops变成933Gflops就知道后端让NV失望了。

作者: tomsmith123 时间: 2008-6-15 00:34
EDA 只是工具，如果依赖EDA，设计成本会大到无以复加。后端现在主要是EDA 来自动做，但是需要人工来调整，然后模拟，然后再调，调得差不多再tape out，然后再回来后端。
也许NV 对后端缺乏足够的重视吧，目前的良品率不够理想。

作者: AFXIF 时间: 2008-6-15 00:36
做那么大芯片……本就不能期待成本多低……

作者: 卧槽泥马 时间: 2008-6-15 00:43
支持LZ的观点，ATI得到了AMD技术的加强后，这方面不需要担心了
NV这种做法显然是找死，承认实力不行，然后做个小芯片出来大家打价格战不是很好嘛
nv的股东肯定是电力，能源之类的部门:funk:

作者: AFXIF 时间: 2008-6-15 00:45
NV在NV3X时期也冲击过工艺的

作者: 卧槽泥马 时间: 2008-6-15 00:47
NV40的时候仗着有IBM撑腰，硬挺过去
好像后来闹矛盾了，这次IBM不帮忙了:funk:

作者: yyloveyou 时间: 2008-6-15 01:01

原帖由 卧槽泥马 于 2008-6-15 00:47 发表
NV40的时候仗着有IBM撑腰，硬挺过去
好像后来闹矛盾了，这次IBM不帮忙了:funk:

你是痒精吗？ :p

作者: bull 时间: 2008-6-15 01:15
再说一点 PLL电路怎么办啊这个直接影响时钟频率的
这个该用那号工艺灵丹啊？:p

作者: akcadia 时间: 2008-6-15 01:16

原帖由 chenlei510 于 2008-6-15 00:57 发表
芯片线路设计和加工工艺的老大是Intel和IBM，NV在这方面不行的。

从性能每单位功耗x成本来看，AMD已经领先了NV。而在CPU领域Intel更是遥遥领先AMD（IBM是靠山又如何？）。可见Intel的实力。

Intel推显卡，只要 ...

拉倒吧 3870 满载功耗比8800GT高多了
性能呢？

作者: bull 时间: 2008-6-15 01:16
照楼主说法小规模电路好做是吧低线宽是万应灵丹是吧？
好啊？
很好啊
给我做一个PCM1704出来吧
解决美帝国主义的禁运罢？
什么？0.XX微米工艺无用？
哈哈，原来楼主在装内行

作者: beer966 时间: 2008-6-15 01:25

原帖由 akcadia 于 2008-6-15 01:16 发表

拉倒吧 3870 满载功耗比8800GT高多了
性能呢？

怎么不说3870没满耗时比8800GT低得多的事实?

有几个人会一使用电脑就满载跑3DMARK直至关机?

作者: tomsmith123 时间: 2008-6-15 01:25
PCM1704 这样的DAC 要做好SNR 很多工作是模拟电路，和数字电路不是一个范畴。
国内做得多的，是珠海炬力这样的解决方案，或者中星微的视频芯片。
做芯片得有市场，做个产品不难，做有市场的产品不容易。
AMD 应该说没有勇气做GT200 这样的芯片，没有家底做，无论如何GT200都是了不起的产品。

作者: jhj9 时间: 2008-6-15 01:47

原帖由 beer966 于 2008-6-15 01:25 发表

怎么不说3870没满耗时比8800GT低得多的事实?

有几个人会一使用电脑就满载跑3DMARK直至关机?

别忘记整机不是只有一块显卡在耗电。
多得20%性能，平时付出了多整机20%的耗电吗？好像没有吧？

作者: jhj9 时间: 2008-6-15 01:48
GT200了不起的地方其实不光在显卡性能上
还是关注一下CUDA吧，GT200是一个新的开始

作者: beer966 时间: 2008-6-15 01:51

原帖由 jhj9 于 2008-6-15 01:47 发表

别忘记整机不是只有一块显卡在耗电。
多得20%性能，平时付出了多整机20%的耗电吗？好像没有吧？

喜欢混论坛的基本每天开机时间都有10小时左右吧?

显卡在这10小时里的高峰值能占到10分钟不??剩下的9小时50分钟多烧的那些功耗能起什么作用?整机保暖???

作者: westlee 时间: 2008-6-15 08:18
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作者: kamuiyay 时间: 2008-6-15 09:11
提示: 作者被禁止或删除内容自动屏蔽

作者: bull 时间: 2008-6-15 10:12

原帖由 tomsmith123 于 2008-6-15 01:25 发表
PCM1704 这样的DAC 要做好SNR 很多工作是模拟电路，和数字电路不是一个范畴。
国内做得多的，是珠海炬力这样的解决方案，或者中星微的视频芯片。
做芯片得有市场，做个产品不难，做有市场的产品不容易。
AMD 应该 ...

PCM1704如果光是SNR好早完蛋了。

你开头也没有说模拟电路。

最后 PLL的问题你回避干什么？

作者: closeyou 时间: 2008-6-15 11:04

原帖由 beer966 于 2008-6-15 01:25 发表

怎么不说3870没满耗时比8800GT低得多的事实?

有几个人会一使用电脑就满载跑3DMARK直至关机?

长见识了，原来“性能每单位功耗”要按最低功耗和最低性能来算，S3之流的要偷笑了，终于赶上NV/AMD的。。。

作者: tomsmith123 时间: 2008-6-15 12:00
标题: 回复 21# bull 的帖子
PLL 也是一种模拟电路。
制程用线宽来表示，很多电路，特别是模拟电路，是否适合高制程是很难说的，线宽窄了，相应等效电阻率就高了，数字逻辑电路是不太需要关心阻容感的。
不同制程的tape out 成本也不同，低制程的厂商多，价钱好谈，批量也可以小，这是国内0.13仍然很多人用的关键。

作者: bull 时间: 2008-6-15 12:24

原帖由 tomsmith123 于 2008-6-15 12:00 发表
PLL 也是一种模拟电路。
制程用线宽来表示，很多电路，特别是模拟电路，是否适合高制程是很难说的，线宽窄了，相应等效电阻率就高了，数字逻辑电路是不太需要关心阻容感的。
不同制程的tape out 成本也不同，低制程 ...

"线宽窄了，相应等效电阻率就高了"
你高中毕业了没有？
“数字逻辑电路是不太需要关心容阻感的”
我倒是很好奇没有时钟的GPU是怎么工作的
时钟质量很差的GPU是怎么跑高频的。
还有数字电路是怎么不关心阻容感的。

我说你还是停止装内行算了。

[ 本帖最后由 bull 于 2008-6-15 12:27 编辑 ]

作者: bull 时间: 2008-6-15 12:25
居然有这么一个人工艺的好坏就看线宽的。
这样的人装内行
太可笑了罢？

作者: tomsmith123 时间: 2008-6-15 12:59
标题: 回复 24# bull 的帖子
工艺好坏当然不能看线宽这么简单，线宽只是一个标志。
PLL 在数字电路中的功能是做倍频，时钟是数字电路不可缺少的，但是很明显不是数字电路，讲数字电路或者数字逻辑的时候，老师会讲得很清楚。
数字电路的特点就是只关心高低电平，而不关心具体的电压，所谓开关电路就是指数字电路的特性，为什么数字电路抗干扰能力强，也是基于这个原因。
阻容感如果到了破坏数字信号，产生误码率的情况下，当然需要考虑，不过一般逻辑电路无需考虑。
线宽会影响导线截面，单位长度电阻率当然和线宽有关。

作者: Travis 时间: 2008-6-15 13:58

原帖由 bull 于 2008-6-15 12:24 发表

"线宽窄了，相应等效电阻率就高了"
你高中毕业了没有？
“数字逻辑电路是不太需要关心容阻感的”
我倒是很好奇没有时钟的GPU是怎么工作的
时钟质量很差的GPU是怎么跑高频的。
还有数字电路是怎么不关心阻容 ...

我想问一下，您是搞模拟集成电路的吧？

作者: Allanstar 时间: 2008-6-15 14:37
提示: 作者被禁止或删除内容自动屏蔽

作者: bull 时间: 2008-6-15 15:20

原帖由 tomsmith123 于 2008-6-15 12:59 发表
工艺好坏当然不能看线宽这么简单，线宽只是一个标志。
PLL 在数字电路中的功能是做倍频，时钟是数字电路不可缺少的，但是很明显不是数字电路，讲数字电路或者数字逻辑的时候，老师会讲得很清楚。
数字电路的特点就 ...

你重新上高中去吧。电阻率啥时候和横截面积有关系了？
现在的深亚微米工艺电路的RLC已经非常明显的影响电路的工作频率了

PLL如果就是用来做倍频的那么设计电路的人是个标准的无知

T0 28楼这点常识不需要搞IC的人就能知道

这个帖子的我不会再回了。
和楼主这种初中生没有啥讨论的必要

[ 本帖最后由 bull 于 2008-6-15 15:23 编辑 ]

作者: tomsmith123 时间: 2008-6-15 16:04

原帖由 bull 于 2008-6-15 15:20 发表

你重新上高中去吧。电阻率啥时候和横截面积有关系了？
现在的深亚微米工艺电路的RLC已经非常明显的影响电路的工作频率了

PLL如果就是用来做倍频的那么设计电路的人是个标准的无知

T0 28楼这点常识不需 ...

电阻的阻值和导体截面积成反比，和导体导电有效长度成正比，定义单位长度导体的电阻为线电阻率，这是做IC 或者普通PCB 设计中必要的定义，方便计算一定导线的阻值，和高中定义的材料电阻率不是一个概念，这个线电阻率和截面积有关系没有？
PLL 是一种模拟电路，最常见的应用是电台锁频和自动频率捕捉，数字时钟电路中用于倍频而已。
你还有什么质疑的？一起放出来吧？

作者: tomsmith123 时间: 2008-6-15 16:06
标题: 回复 29# Allanstar 的帖子
对于NV，GT200 已经成功了，升级制程的风险要比直接上55nm小很多。

作者: beer966 时间: 2008-6-15 16:08
坐板凳看tomsmith123的数字电路与bull的模拟电路的概念战..........

作者: 末日之刃 时间: 2008-6-15 16:26
倍频可以直接用计数器＋触发器
为何要用那么麻烦的PLL 囧
如果RLC没有关系
CMOS为何比NMOS速度快？(同样的线宽下）
至于电阻率那个问题，只能囧RZ了……

作者: tomsmith123 时间: 2008-6-15 17:03
标题: 回复 34# 末日之刃的帖子
计数器和触发器很难倍频的。
PLL 是什么呢？理论上PLL 是一种电路，确保比较端信号的频率，相位和输入信号一致，当输出信号经过分频后，进入输入比较端，假设输入为f，输出为fout，那么就有fout=f/n，这个n是分配系数。
计数器是最简单的数字分频器。

作者: tomsmith123 时间: 2008-6-15 17:06
说到NMOS 和CMOS，和半导体的速度，这主要是分布电容决定的。
数字电路设计不那么关心RLC，是从逻辑角度，RLC 和逻辑关系不大，要从传输的性能，比如扇出系数，你说和RLC无关吗？

作者: katerren 时间: 2008-6-15 17:15
继续看2位PK

作者: UCBerkeley 时间: 2008-6-15 18:18
觉得GT200的良品率问题更多还是TSMC工艺本身的问题，nvidia的设计能力是毋庸置疑的，而且既然sign-off的设计一般来说是不会对良品率有什么影响的，除非TSMC提供的工艺参数不够好，那也没办法，那么多晶体管，也许只有Intel这样从工艺就由自己设计的公司才能做的更好。

BTW：BS数字和模拟都没分清的BC就来乱喷。。。

作者: tomsmith123 时间: 2008-6-15 18:26
标题: 回复 40# UCBerkeley 的帖子
做后端的时候，人和厂商是很密切的，看厂商配合的力度了，在TSMC 做第一批，总有一个心理准备的，良品率会很可怕。
从某种角度，GT200 的良品率，现在已经是奇迹的高了。

作者: UCBerkeley 时间: 2008-6-15 18:42
标题: 回复 41# tomsmith123 的帖子
所以说nvidia这次就没ATi聪明，4870一片就是中端，两片就是高端，即使按两片的良品率也能达到50%，也许这次nvidia可能更看重GT200的战略意义，哈哈。

作者: tomsmith123 时间: 2008-6-15 18:56
标题: 回复 43# UCBerkeley 的帖子
即使升级过制程，GT200仍然会良品率偏低，但是NV 可以不在乎，这是有钱和没钱的差别。

作者: 末日之刃 时间: 2008-6-15 20:07

原帖由 tomsmith123 于 2008-6-15 17:03 发表
计数器和触发器很难倍频的。
PLL 是什么呢？理论上PLL 是一种电路，确保比较端信号的频率，相位和输入信号一致，当输出信号经过分频后，进入输入比较端，假设输入为f，输出为fout，那么有fout=f/n，这个n是分配系 ...

我是来补贴的，心情不佳，懒得多说了……

作者: Edison 时间: 2008-6-15 20:09
不考率从废品中筛选的GTX260，完整功能并能达到额定工作频率的GT200芯片良率高于wafer能摘取芯片总数的30%，这是目前的数字。

作者: tomsmith123 时间: 2008-6-15 20:17
标题: 回复 46# 末日之刃的帖子
你这个电路恐怕只能做2倍频，也就是我为什么说难做倍频的原因。
PLL 倍频电路，可以做任意整数倍的倍频，这是为什么数字电路时钟比较倾向用PLL 做倍频。

作者: zmw_831110 时间: 2008-6-15 20:27
在FPGA里面有2种始终倍频分频专用器
一种叫PLL,模拟的
一种叫DCM,数字的(Xilinx专用)

在FPGA里面用计数器实现分频的时钟各项参数都不是很好

ASIC没搞过,不清楚

作者: dennis 时间: 2008-6-15 20:32

原帖由 zmw_831110 于 2008-6-15 20:27 发表
在FPGA里面有2种始终倍频分频专用器
一种叫PLL,模拟的
一种叫DCM,数字的(Xilinx专用)

在FPGA里面用计数器实现分频的时钟各项参数都不是很好

ASIC没搞过,不清楚

用PLL就是为了时钟参数好看。而不是什么可以任意整倍数。
PS PLL的一个重要作用就是做时钟净化
如果单纯的时钟发生计数器＋触发器足够了。

作者: cardex_sp 时间: 2008-6-15 20:36

原帖由 末日之刃 于 2008-6-15 20:07 发表

我是来补贴的，心情不佳，懒得多说了……

这也能叫倍频电路么？

作者: tomsmith123 时间: 2008-6-15 20:40
标题: 回复 50# dennis 的帖子
单纯时钟发生，用晶振就够了，时钟信号也可以做得很好，不过晶振的频点是相对固定的。
Xilinx DCM 里面用的是一种叫DLL 的锁相环，原理和PLL 差不多。

作者: cardex_sp 时间: 2008-6-15 20:41

原帖由 dennis 于 2008-6-15 20:32 发表

用PLL就是为了时钟参数好看。而不是什么可以任意整倍数。
PS PLL的一个重要作用就是做时钟净化
如果单纯的时钟发生计数器＋触发器足够了。

第一次听说PLL只是为了时钟好看.....晶振频率是固定的，产生高频率只能用锁相环

作者: tomsmith123 时间: 2008-6-15 20:42
标题: 回复 51# cardex_sp 的帖子
这是一种简单的2倍频电路，原理是用触发器提取上升沿下降延形成脉冲而2倍频。

作者: tomsmith123 时间: 2008-6-15 20:45
标题: 回复 53# cardex_sp 的帖子
PLL 的相位一致性会比触发器倍频好一些，改进PLL 更强调相位捕捉精度，克服相位累计误差。

作者: bull 时间: 2008-6-15 20:46
看来有必要对楼主以外的人说明一下PLL到底是做什么用处的。
单纯的高频信号是用不着PLL的直接触发器＋计数器就可以了。
PLL的作用是实现时钟净化。减少时钟JITTER。
从电路上说 PLL等效一个中心频率可变的窄带带通滤波器。
高质量的PLL 可以提高电路运行的极限频率。
AMD最近新出的芯片组所谓提高超频能力就是因为改进了PLL。
主板显卡厂家如果肯下血本，也可以用外置的PLL改进时钟质量从而提高超频极限。
海盗旗当年有一款内存条上面集成了0延迟的PLL芯片用于净化时钟。在不加压的前提下这个内存的超频能力非常出色。

[ 本帖最后由 bull 于 2008-6-15 20:50 编辑 ]

作者: cardex_sp 时间: 2008-6-15 20:50

原帖由 tomsmith123 于 2008-6-15 20:42 发表
这是一种简单的2倍频电路，原理是用触发器提取上升沿下降延形成脉冲而2倍频。

是的，但是占空比没办法控制，实用性为0。

作者: 天下18 时间: 2008-6-15 20:50
提示: 作者被禁止或删除内容自动屏蔽

作者: cardex_sp 时间: 2008-6-15 20:56

原帖由 bull 于 2008-6-15 20:46 发表
看来有必要对楼主以外的人说明一下PLL到底是做什么用处的。
单纯的高频信号是用不着PLL的直接触发器＋计数器就可以了。
PLL的作用是实现时钟净化。减少时钟JITTER。
从电路上说 PLL等效一个中心频率可变的窄带带 ...

怎么从低频时钟得到高频时钟呢？
对于数字电路而言大部分情况下PLL就是个倍频器而已。

作者: bull 时间: 2008-6-15 21:05

原帖由 cardex_sp 于 2008-6-15 20:56 发表

怎么从低频时钟得到高频时钟呢？
对于数字电路而言大部分情况下PLL就是个倍频器而已。

PLL就是用来消抖动的，还有就是多个时钟之间精确同步用的。
对于频率比较低规模比较小的数字电路根本不会用什么PLL 直接触发器倍频了事。
比如那一大堆单片机就是如此

作者: zmw_831110 时间: 2008-6-15 21:57

原帖由 dennis 于 2008-6-15 20:32 发表

用PLL就是为了时钟参数好看。而不是什么可以任意整倍数。
PS PLL的一个重要作用就是做时钟净化
如果单纯的时钟发生计数器＋触发器足够了。

在FPGA的设计里面,计数器作为时钟是非常不推荐的动作,因为时钟进不了全局时钟布线网络,并且也像前面的朋友所说的,有累计抖动误差,DCM具有一个feedback,用来矫正

在跑高频的时候,会遇到困难(建立保持时间)

FPGA比较死,半定制,要照着其内部构造来写RTL

ASIC全定制,随意性相当大

另外,Xilinx的DCM支持32倍频,32分频(乘除共同作用),不过有最低输出时钟的限制

[ 本帖最后由 zmw_831110 于 2008-6-15 22:01 编辑 ]

作者: bull 时间: 2008-6-15 22:03

原帖由 zmw_831110 于 2008-6-15 21:57 发表

在FPGA的设计里面,计数器作为时钟是非常不推荐的动作,因为时钟进不了全局时钟布线网络,并且也像前面的朋友所说的,有累计抖动误差,DCM具有一个feedback,用来矫正

在跑高频的时候,会遇到困难(建立保持时间)

...

FPGA的规模和频率都有点大了所以不推荐计数器。
单片机就无所谓了

作者: zmw_831110 时间: 2008-6-15 22:06
我刚到新的公司的时候,看了些以前的工程师留下来的FPGA代码
把计数器分频当时钟的,数不胜数
不过频率都比较低,32M,16M的
不过机器的可靠性真的挺差

作者: skywalker_hao 时间: 2008-6-15 22:09

原帖由 Edison 于 2008-6-15 20:09 发表
不考率从废品中筛选的GTX260，完整功能并能达到额定工作频率的GT200芯片良率高于wafer能摘取芯片总数的30%，这是目前的数字。

这个数字很好了
似乎比先前传出的好得多

作者: skywalker_hao 时间: 2008-6-15 22:10

原帖由 ArthurMa 于 2008-6-15 18:28 发表
TSMC现在是全球最大的集成电路制造公司吧？怎么技术方面总是那么让人不能放心...当年ATI也被吃过一次

显然不是，前面有intel和samsung还有TI
技术方面更是暂时只能跟在别人后面（当然samsung比tsmc弱很多）
http://www.realworldtech.com/page.cfm?ArticleID=RWT011608222300&p=6
不过从这一期IEDM的数据看，似乎TSMC赶上来了

作者: bobtom_wu 时间: 2008-6-15 22:25
lz是做ic后端的吗？在哪里做的？

作者: tomsmith123 时间: 2008-6-15 22:44
标题: 回复 66# bobtom_wu 的帖子
我做IC 属于客串，主业还是HPC。

作者: tomsmith123 时间: 2008-6-15 22:47
FPGA 可靠性低，很多时候是同步问题，累计相差，门延时，在逻辑上不容易看，但是累计到一定程度就出现了。

作者: zmw_831110 时间: 2008-6-15 23:02

原帖由 tomsmith123 于 2008-6-15 22:47 发表
FPGA 可靠性低，很多时候是同步问题，累计相差，门延时，在逻辑上不容易看，但是累计到一定程度就出现了。

所以才需要时序约束,时序逼近

FPGA可靠性完全看你的设计是否可靠

前仿后仿,逻辑分析仪

作者: tomsmith123 时间: 2008-6-15 23:11
标题: 回复 70# zmw_831110 的帖子
做后端的时候，很讨厌的问题就是做FPGA 仿真发现不了的问题，甚至电路方针都无法发现，只能流片后发现了。
和软件工程差不多，问题暴露得越晚，修复的成本越高；芯片复杂度越高，潜伏的问题就越多。

作者: westlee 时间: 2008-6-15 23:20
提示: 作者被禁止或删除内容自动屏蔽

作者: 正版彼岸花 时间: 2008-6-17 17:12
支持，而且是不间断的。

作者: cellwing 时间: 2008-6-17 20:05
提示: 作者被禁止或删除内容自动屏蔽

作者: skywalker_hao 时间: 2008-6-17 20:13
在夏威夷召开的超大规模集成电路技术研讨会上，来自Intel的Rajesh Kumar透露了一些有关Nehalem处理器的消息。

Kumar首先给出了一些带宽数字：Nehalem处理器间带宽可达25GB/s，内存带宽则能达到32GB/s，“都是(Intel)当今最好产品的大约3倍”。为了达到这种高带宽，Intel引入了一种名为“低抖动时钟”的技术，可以“在部分情况下将频率的不稳定性减少一个数量级”。

Kumar还谈到了Intel是如何将Nehalem架构跨平台部署到桌面、笔记本和服务器上的。他说，Nehalem的所有内部模块，包括处理核心、内存控制器、I/O界面，都运行在非耦合(decoupled)状态下，因此Intel可以独立地调节它们的频率和电压。这当然不是Intel的首创，不过Intel的新意是在各种模块之间使用了一种同步界面。异步界面会带来更高的延迟和不稳定性，“测试五套不同的系统就会得到五个不同的结果”，而有了同步界面，Nehalem的内存缓存延迟要比现有产品小得多。

最后Kumar还提到了Nehalem的自适应频率发生系统。基本上，Nehalem会根据实际功耗在每个循环内调整自己的频率，结果就是可以在特定电压提高频率，或者在特定频率下降低电压。不过，Nehalem没过几个循环就会对不同的时钟频率取平均值，因此从外边看，“任何时候的频率都是固定的”。

作者: fiddlefiddle 时间: 2008-6-17 22:05
显卡嘛
大部分还是数字电路
fab提供的模型足够好设计上没有太大难度
良品率要看fab的

作者: fangshangxia 时间: 2008-6-18 02:34
PLL应该算是模拟电路吧,至少在我们公司是由模拟工程师来设计的,对于模拟IC老外有些还停留在0.6um,PCM1704的性能不单是电路设计的优越,更多的在于很多补偿,微调,及特殊工艺的采用,成本高,相对来说国内的IC公司更在意成本优势,所以都在用0.18um,0.13um作模拟电路了

作者: bull 时间: 2008-6-19 12:17

原帖由 fangshangxia 于 2008-6-18 02:34 发表
PLL应该算是模拟电路吧,至少在我们公司是由模拟工程师来设计的,对于模拟IC老外有些还停留在0.6um,PCM1704的性能不单是电路设计的优越,更多的在于很多补偿,微调,及特殊工艺的采用,成本高,相对来说国内的IC公司更在意成 ...

国内公司如果量产出PCM1704等级的东西的话，
会有极大的好处，
第一个，名气出来了。
第二个，公司从此在军队挂号了。可以享受狂多的优惠政策。
所以根本不是什么注重成本，估计是现在根本没有本事去做。

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