K8L和65nm K8的错误

hopetoknow2

如果我对anandtech的新闻，没有理解错， AMD告诉我们K8L每个核的L1缩水了一半,为32KB+32KB，而L2为512KB。
(mydriver则报道为L2为256KB)

如果前一阵子的65nm K8的die照片是真的， 那么请看PS结果吧： 65nm K8只有32KB的L1D和32KB的L1I。

AMD是不是临时PS了K8L的图片，还根本没有K8L的die照片， AMD搞错了。要不就是anandtech报道有误，反正总有一个是错了。

结论:
1.如果K8L是512KB的L2(可能性极高,反正L3的密度是比较高的，如果L2和L3的密度是一样的，那么就是L2 512KB)，那么65nm K8是有1MB的L2， 65nm下的L2，密度得到了大幅提高，AMD终于学会了制造高密度L2，“同比”密度至少提高了80%， 但还不知道新设计的L2，它的延迟是否会增加？
AMD宣称将考虑增加Cache，这就有了基础。"同比"原来的K8 1M L2，现在可以达到1.5M L2，而K8 512KB L2可以达到1MB了。 130nm和90nm下的K8的L2所占面积实在是太大了，不合格。
2.如果K8L是32KB的L1D缩水一半， 65nm的K8也是32KB的L1D缩水一半。
3.如果anandtech和AMD还有65nm的K8他们都没错，那么65nm的K8将是缩水货，L1D少一半， 不过AMD会不会将来依靠增加L2来弥补就不得而知了。

Edison

之前已经有人指出目前公布的quad core.h图片其实是拼凑出来的，摆放的位置有问题。

btw，当年的cache密度高手可是AMD，曾经用过4T SRAM CELL。

hopetoknow2

红框内是L1

hopetoknow2

原帖由 Edison 于 2006-6-2 21:07 发表
之前已经有人指出目前公布的quad core.h图片其实是拼凑出来的，摆放的位置有问题。

btw，当年的cache密度高手可是AMD，曾经用过4T SRAM CELL。

K8的L2确实太糟糕了，L2占用面积达到离谱，晶体管苏联和core居然一样大
Intel还拥有高速1T的Cache技术－－基于DRAM.

请问你是从哪里知道K10确定是Processor 100的? 你能确定K10设计中James K.是主要设计师之一吗？

Edison

K10是prescott发布之前一位台湾朋友告诉我的。

架构师我不清楚亚，等k10正式推出的时候才能算数。

hopetoknow2

原帖由 HECATE 于 2006-6-2 21:18 发表
= = 楼上对DEC的怨念好大...James Keller估计正忙K8L了吧...不知道K8L的"某些"问题解决了没有

DEC原来的方向还不错，只是事与愿违。

Intel的下代处理器，在体系架构的主体方面，也许并不是在俄勒冈研制了，俄勒冈侧重于研制于其相关的45nm底层技术。
也许是在本部或周边主要是加州地区的设计团队当然也会知会和联合以色列的设计团队。也可能有华人参与最关键核心部分的研制，而还是在北京念过书的人。不是台湾。

maybe，也许，仅供参考...

hopetoknow2

原帖由 Edison 于 2006-6-2 21:38 发表
K10是prescott发布之前一位台湾朋友告诉我的。

架构师我不清楚亚，等k10正式推出的时候才能算数。

你胆子不小，以媒体身份上原图， AMD同意了吗？你也不改改？
如果你那图确实是K10，当然James K.是...主力了...，这一点毫无悬念。

Edison

你说的K10图是指哪个呢？我从来没有看到过，更不要说post了。

K8 Core.H就在技术分析日2006的幻灯片里，AMD都满大街派了。

FM

哪有k10图,现在只有k8l和A64X2X2(这个连图都没有)

hopetoknow2

原帖由 Edison 于 2006-6-2 21:47 发表
你说的K10图是指哪个呢？我从来没有看到过，更不要说post了。

K8 Core.H就在技术分析日2006的幻灯片里，AMD都满大街派了。

是指前几天Trace Cache
原来是你猜的？

Edison

那是AMD今年public的专利图，2003年filed的。

hopetoknow2

原帖由 Edison 于 2006-6-2 23:01 发表
那是AMD今年public的专利图，2003年issue的。

媒体上原图规矩是要知会AMD，即使AMD不见得会追究。

Edison

那些public了的专利图都是任何人都能免费调阅的，根据著作权法，只要没有抄袭专利局的版面设计即可，哪怕是原文照搬。

hopetoknow2

原帖由 Edison 于 2006-6-2 23:09 发表
那些public了的专利图都是任何人都能免费调阅的，根据著作权法，只要没有抄袭专利局的版面设计即可，哪怕是原文照搬。

你有阅读权是正确的，但是没有传播权。而且主要在于你声称是作为媒体发布， 我不认为这不属于局限于个人研究，也不属于完全的非商业行为，毕竟每栏也有些广告。

Edison

Proper Citation
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vivalinux

原帖由 hopetoknow2 于 2006-6-2 21:02 发表
如果我对anandtech的新闻，没有理解错， AMD告诉我们K8L每个核的L1缩水了一半,为32KB+32KB，而L2为512KB。
(mydriver则报道为L2为256KB)

如果前一阵子的65nm K8的die照片是真的， 那么请看PS结果吧： 65nm K8 ...

如果左边的图是K8，右边是K8L，那么右边的图肯定是PS的。对于这种变动过的设计而言，FloorPlan完全不变几乎不可能，除非AMD实在太蠢。

FENG950

就算是”缩水“了也无所谓啊，看具体情况嘛。或许AMD走回了传统缓存设计，不再搞非复用了呢？那样共64KB的L1也够用了嘛。

hopetoknow2

原帖由 FENG950 于 2006-6-3 01:03 发表
就算是”缩水“了也无所谓啊，看具体情况嘛。或许AMD走回了传统缓存设计，不再搞非复用了呢？那样共64KB的L1也够用了嘛。

你看看Die上L1I和L1D的分离位置，很容易否定你的说法。就是直接缩水一半了。
除非他们的报道或展示有错误。

hopetoknow2

原帖由 vivalinux 于 2006-6-3 00:36 发表


如果左边的图是K8，右边是K8L，那么右边的图肯定是PS的。对于这种变动过的设计而言，FloorPlan完全不变几乎不可能，除非AMD实在太蠢。

左边的图是我对65nm K8的PS版，去掉MC增加FPU，再和L2对对齐

右图是AMD自己的"PS"杰作中的 K8L其中一核

hopetoknow2

原帖由 vivalinux 于 2006-6-3 00:36 发表


如果左边的图是K8，右边是K8L，那么右边的图肯定是PS的。对于这种变动过的设计而言，FloorPlan完全不变几乎不可能，除非AMD实在太蠢。

以前那个图， 绝对是65nm K8，绝对没错。