频率和流水线长度到底什么关系？

自然之道

扣肉14级流水线
prescott31级
K8是11级

为什么K8很难上到3G以上，4G几乎绝迹
P4上液氮也就5-6G
扣肉连P4一半的流水线长度都不到，为什么接近4G随随便便？5G以上都有。

jaguard

原帖由 自然之道 于 2006-11-19 01:02 发表
扣肉14级流水线
prescott31级
K8是11级

为什么K8很难上到3G以上，4G几乎绝迹
P4上液氮也就5-6G
扣肉连P4一半的流水线长度都不到，为什么接近4G随随便便？5G以上都有。

因为酷睿是基于65工艺，所以频率上的高，而设计P4的时候，当时的工艺来生产现在的酷睿，就达不到当时的P4那么高了，必须有所取舍，P4的设计是功耗太高了，从设计思路来说，就是要上高频的，所以造成了现在的酷睿可以达到和P4差不多的频率，不能简单的认为当时不设计P4直接设计酷睿就可以一步到位的

自然之道

原帖由 jaguard 于 2006-11-19 02:04 发表

因为酷睿是基于65工艺，所以频率上的高，而设计P4的时候，当时的工艺来生产现在的酷睿，就达不到当时的P4那么高了，必须有所取舍，P4的设计是功耗太高了，从设计思路来说，就是要上高频的，所以造成了现在的酷 ...

哈哈，你误解了我的意思。
大家都是65nm技术，P4的流水线那么长，液氮制冷，功耗也不是问题，为什么P4还是上不去？外频还没有C2D高吧，北桥不会那么容易形成障碍的吧。

jaguard

原帖由 自然之道 于 2006-11-19 02:10 发表

哈哈，你误解了我的意思。
大家都是65nm技术，P4的流水线那么长，液氮制冷，功耗也不是问题，为什么P4还是上不去？外频还没有C2D高吧，北桥不会那么容易形成障碍的吧。

P4的功耗还不是问题？你也没完全理解我的意思，我的意思是，在180，130工艺时代，P4的设计可以比酷睿2频率高，性能好，但到了90，65，P4的功耗到了一个临界点，P4现在不是频率不能提高，而是功耗问题，如果用BT制冷，P4不是可以上7G么？最高记录应该超过7G了吧，但在常规散热条件下，P4反而没有酷睿容易超100%，其实酷睿常规散热也没能比P4冲频率极限，也就3.6-4G吧，现在65工艺的P4常规散热超过4G的还是不少的，最后一点，P4的设计思路或者缓存机制，还是为INTEL赢得了很多经验的，P4只是来的太快，在K8出来之前市场也是成功的

[ 本帖最后由 jaguard 于 2006-11-19 02:38 编辑 ]

Prescott

原帖由 自然之道 于 2006-11-19 02:10 发表

哈哈，你误解了我的意思。
大家都是65nm技术，P4的流水线那么长，液氮制冷，功耗也不是问题，为什么P4还是上不去？外频还没有C2D高吧，北桥不会那么容易形成障碍的吧。

65nm的P4和90nm的P4有一些不同。这个我去年就说过。
90nm的P4纪录是7.1G，65nm的Core 2 Duo纪录是5G多一点。

[ 本帖最后由 Prescott 于 2006-11-19 02:47 编辑 ]

Illuminati

65nm P4 说是人为限制了频率也不为过

而 90nm 得 P4 和 65nm 得 Core 就没有可比性了

hopetoknow2

流水线分前端、乱序执行、后端等等：
前端一般是取指、解码；
寄存器换名、资源分配后、顺序进入ROB、还有在调度器乱序调度等；
后端执行计算、结果引退到结构状态（arch state）单元，一般是指写结果到可见的寄存器、缓存等。

拉长某些关键流水级,有助于缓解时序紧张，推上高频。 并不是随便拉长，就能有好的效果。

另外有些流水级被拉长，ILP下降明显；而有的流水级变长，却没有什么ILP下降

hopetoknow2

原帖由 potomac 于 2006-11-19 11:45 发表
搭车问个问题。不吝赐教。:a)
P4的ALU跑2倍频率是什么意思？是怎么实现的？:unsure:

3G的主频， ALU是6G的。 是一种电路技术， 好像是swing逻辑。 但是面积消耗会很大，所需晶体管数量大。
基本原理是..., 那就不清楚了。

Illuminati

Northwood 得 ALU 是双倍频，但是位宽只有 16 bit，没有使用 LVS 电路。这么做是为了降低 ALU 得延迟，半个 CPU 周期就可以得出低 16 位的计算结果。

Prescott 得 ALU 是同频，位宽 32，使用了 LVS 电路。


可以看出 Prescott 本来是想大升频率的，在热量上卡住实在是一个悲剧

嘉蓝

:shifty:
netburst的2倍速alu除了减少功能,缩小位宽以外,工艺上northwood用的是低阀值逻辑.
prescott则据说用的是Domino logic.不过domino逻辑只是电路方面的,工艺上可能还是用低阀值逻辑.

低摆幅逻辑个人所知是TTL或者ECL电路的概念.老外可能把它与LVT搞混了.

[ 本帖最后由 嘉蓝 于 2006-11-19 12:29 编辑 ]

hopetoknow2

原帖由 potomac 于 2006-11-19 13:19 发表
谢谢各位。

偶比较笨，还是没搞懂。:a)

另外，偶刚才google了下。发现CHO有一片PDF好像提及此事。
如果CHO看见可以提供一个下载点么？谢谢。:a)

"北木"是可以实现32bit的倍速计算，  而不是 用16位的倍速计算->32位的正常速度计算。因该也是用LVS实现的。
可能是有人，是说第一代P4"维廉特"的事情吧?

但是Prescott不可以实现64bit的倍速计算。也不是什么domino电路，而是LVS。

学习LVS(low voltage swing)电路的原理，才是正路， 这主要并不在于工艺层面的问题，而是一种电路层面。是这种电路，带来了倍速计算的能力。这东西原来是属于双电压(还是双什么?) domimo逻辑的范围。

这是需要学习电路知识:
先学习什么是"动态逻辑"电路，然后学"多米若"domino逻辑电路，然后再学LVS(low voltage swing)电路。

donimo逻辑 的历史 太旧了。
但以往高速CPU的通用ALU设计中，domino逻辑是长期占据统治地位的，大多依靠domino逻辑或其变种、演化。 domino逻辑是历史很老，但又很常见的一种的动态逻辑。  

个人觉得Conroe的ALU因该还是domino逻辑

[ 本帖最后由 hopetoknow2 于 2006-11-19 16:48 编辑 ]

Illuminati

只有 Prescott 用了 LVS，其他所有的 x86 架构都没有用，不然功耗怎么可能差别这么大

hopetoknow2

原帖由 Illuminati 于 2006-11-19 16:28 发表
只有 Prescott 用了 LVS，其他所有的 x86 架构都没有用，不然功耗怎么可能差别这么大

个人观点: Prescott之前就用了LVS。

LVS是P4倍速ALU的主要基础。

Illuminati

1. Prescott 没有用倍频 ALU

It is now clear that both the schedulers for the Rapid Execution Engine and the Integer Register File do not operate at the double frequency like it is suggested in an Intel presentation from 2000 shown at the right here.



These units do fully support the double pumped ALU's but they do so by doing things in parallel and not by operating at a double frequency.

http://www.chip-architect.com/ne ... blocks%20used%20yet

hopetoknow2

原帖由 Illuminati 于 2006-11-19 17:16 发表
1. Prescott 没有用倍频 ALU

It is now clear that both the schedulers for the Rapid Execution Engine and the Integer Register File do not operate at the double frequency like it is suggested in ...

chip-architect的YY本领有一点，但还不够强，有错误。

prescott绝对有倍速ALU 32bit

而是64bit， 不倍速。

xeon-pan

长流水线更容易达到更高的频率，但是如果流水线中途要重来，损失也大，所以也很依赖分子预算能力

hopetoknow2

Low voltage swing逻辑的原理在Intel官方就有。 Intel的7GHz整数核心就是基于LVS。其时钟是fast clock确实X2倍速的。

http://www.intel.com/technology/ ... /vol8iss1_art04.pdf
实际上早在2000年的时候， Intel已经申请LVS专利了。