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ddr dqs input delay & {& a8 d/ W; E3 f, i$ i
释疑:ddr内存在dram阵列和数据传输通道之间有一个特殊的逻辑部件,这个叫dqs(data strobe)的部件产生的脉冲信号使得内存数据输出与外部时钟信号同步。数据在输出时不必等待下一个外部时钟的上升沿。简单地说,就是用dqs信号来啬一个特殊的时钟上沿,而这个时钟上沿与外部时钟的下沿相对应。写入数据时,由芯片组的内存控制器产生dqs信号,使数据输入与时钟同步,实现在外部时钟上下沿均可写入。通过ddr dqs input delay选项我们可以设定dqs的延迟时间,主要用于增加系统的稳定性。 |
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