预计“常青”到“南岛”的变化，可信可不信

shu0202

      高端RV870由两组运算模块组成，每800sp一组。中端RV840为一组运算模块。RV970则是六组运算模块，每320sp一组，总共1920sp单元；RV940是四组运算模块，总共1280sp。TS单元和每组运算模块绑定，这样同频率下RV940的TS性能为RV870的两倍，RV970为3倍。
      南岛为4D微架构，这样RV970总发射端为480，多出RV870 50%，相应带宽需求也高出很多，但是RV970仍然采用256bitGDDR5；RV940总发射端和RV870持平，同样采用256bitGDDR5，实际上，我们应该把RV940看作是和RV870同级别的产品。
      RV970和RV940运算单元比例为3：2；GTX470和GTX460的比例是4：3。高端和中端性能差距过大的情况正在得到扭转。

shu0202

PaulWong 发表于 2010-11-23 00:24
楼主的精神可嘉。。。。。1 F" Y6 O  L' c: v3 |- t
偶素说扮砖家的精神哦

在您这位老砖家面前我怎敢称大…………

johnbarnes

shu0202 发表于 2010-8-29 11:44
高端RV870由两组运算模块组成，每800sp一组。中端RV840为一组运算模块。RV970则是六组运算模块，每32 ...

现在看来还是一大半预测内容还是比较靠谱的

PaulWong

楼主的精神可嘉。。。。。1 F" Y6 O  L' c: v3 |- t
偶素说扮砖家的精神哦

凹特

shu0202 发表于 2010-8-29 11:44
高端RV870由两组运算模块组成，每800sp一组。中端RV840为一组运算模块。RV970则是六组运算模块，每32 ...

红衣美眉的料果然是真的

帮顶另外+1~

shu0202

cool_exorcist 发表于 2010-8-29 11:47
你老的话好像重来没靠谱过。

猜对了一半，还算可以把……

ak75

楼主头像mm不错

虽然分析的不是很靠谱，但比某满嘴跑火车的18君来说，好很多了

西北狼人

我看成“常州”到“南京”了

gz_easy

如果说TS性能提升相对容易，那么CS性能提升可就不是一蹴而就的。

Suwayyah

老眼昏花，竟然看成“青岛”和“南京”了。

shu0202

Cayman是方方正正的核心，不是GF104那样长方形的……

shu0202

运算单元既不是晶体管的大头也不是芯片面积的大头.可以省晶体管,省不了多少面积.

自己去看EG的构架, ...
los_parrot 发表于 2010-8-29 16:00

你想得太复杂了……布局问题和架构问题是两回事

Windyson

连RV940面积都大于RV870面积,功耗发热杯具,更不用说RV970了

los_parrot

没有那么夸张……管线部分砍掉1D能节省运算单元10—15%的晶体管，对BART来说相当于将近1亿晶体管可以用到前 ...
shu0202 发表于 2010-8-29 15:04

运算单元既不是晶体管的大头也不是芯片面积的大头.可以省晶体管,省不了多少面积.

自己去看EG的构架,缓存和寄存器都挂在什么上面.这个部位规模X2,芯片只有往大了跑,绝对不会变小.

6simd array都可以布局了3simd array反而不可以?你有没有想过数据在6个simd array间传输,耗电比2simd array会高多少倍?L1的crossbar,L2的crossbar,MC的crossbar全部指数级提升复杂度.

3Xsimd array都是乐观的看法了,实际上simd engine扩张到24个SC也有可能.照样实现1920sp.

asd1508

估计是9700-9800那样的变化，半代

sfeng0

喜欢看lz的
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shu0202

没有那么夸张……管线部分砍掉1D能节省运算单元10—15%的晶体管，对BART来说相当于将近1亿晶体管可以用到前端和其他地方，实际算下来HD6700会比RV870小20%左右；CAYMAN所谓的3TPS没法实现，芯片上根本无法布局……

WG_Baby

Barts如果是1280SP，6830這個型號就沒有出現的機會了，問題是不管什麽良品率，6830都非出不可

los_parrot

首先,现在这个阶段还在用南岛就是个错误.因为所有消息来源都指出南岛只是忽悠,rv9xx的代号是北岛,北岛原定在32nm的节点投产,因为tsmc取消32nm,改成了继续使用40nm.

10.8驱动里NI字样还不足的话,那么产品代号:antilles,cayman,bart,turk,caicos全部都是岛屿的名字而且全部都在北半球.
==
NI:stream core=4Xstream processors(4D SP)
EG:stream core=5Xstream processors(5D SP)

每个SIMD engine=16 Stream Core(SC)

每组SIMD array=10 simd engine

5870=2XSIMD Array,20SIMD engine,320SC,5D,1600SP
5850每simd engine砍了1个SC,其它不变,288SC,1440SP
5830每simd engine砍了2个SC,ROP屏蔽1半,其它不变,240SC,1200SP

BART=2X SIMD ARRAY,20SIMD engine,320stream core(SC),4D,1280stream processors(SP).
cayman=3XSIMD ARRAY,1920SP

如果BART照你说的用4组阵列的话,前端将是rv870的2倍,缓存也是两倍,核心面积恐怕要比rv870大至少60%,因为5D=>4D去掉的ALU所占面积是很少的.

amd改5D为4D唯一合理的解释就是当初5D多的一个ALU占地面积不多,虽然利用率不高但是总能提高一点性能.但是SP从320增加到1600以后,低利用率的那个1D单元数量也积少成多到了320个,相当于3870的规模.这个时候就有砍掉的必要了.

WG_Baby

模塊化6組之前可是我一個人的預測呀