INTER 和AMD 和双核的工作原理

Miss

记得前段时间论坛里有个帖子是讨论 INTER 和AMD 和双核的工作原理的

好像说   当只运行一个程序时

            inter的两个核心都去干 这个程序

           AMD 的只有一个核心去 搞那个程序,另外一个核心空闲的


         是不是这样子的?? 高人解答一下,对这个很有兴趣

vincelau

BS INTER的~~~:mad: :mad: :mad: :mad:

colddawn

原帖由 Vitto 于 2007-9-20 17:36 发表


没有你想得这么恐怖，还有一个东西叫编译器，专门给不同的物理运算单元分配算法，解决这些逻辑混乱的。
那些几万个CPU的机器都算得好好的不互相锁，这几个核算的了什么。

几万个CPU?你说的是什么产品?请问这几万个CPU是共享缓存的吗?L2还是L3?
别说是高速缓存,几万个CPU读取同一片内存听起来就已经恐怖透了.这类问题靠编译器解决更是南辕北辙了吧.照你这么说也不用设立什么APIC了,FSB上能接几路就上几路U,编译器能让所有U刚好同时工作却不出现资源争用..........

铁道虫

又见Inter!:mad:
又见Inter!:mad:
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又见Inter!:mad:

cell_man

原帖由 Vitto 于 2007-9-20 17:36 发表


那些几万个CPU的机器都算得好好的不互相锁，这几个核算的了什么。

几万个CPU的规模不可能还是SMP，一般都是MPP，或者UMUA了

samhrc

原帖由 itany 于 2007-9-20 18:01 发表


这个好像是Power4家族的吧……

P690 是机器，里头的U 是Power 4MCM，俺公司这个是16路1.3Ghz  的。
IBM管一个物理的芯片叫一路，不管里面有几个核心都叫一个CPU ,SMIT里面也只显示16个物理CPU。
每两个MCM 和32根内存装在一块板子上叫一个节点，每4个节点配上一块时钟板和一块路由板。装在一个横抽屉里用螺丝锁在机架上，主机里一共四个抽屉最下面是电源还有系统主控制器各一个抽屉。

主机加IO柜 重量超过两吨，用3相 380v动力电，电源功率20KW 不是一般的YY 。

[ 本帖最后由 samhrc 于 2007-9-20 19:50 编辑 ]

itany

原帖由 Vitto 于 2007-9-20 17:43 发表


你说的是传说中的，能用十进制计算的POWER6 吗？w00t)

这个好像是Power4家族的吧……

Vitto

原帖由 samhrc 于 2007-9-20 16:57 发表

w00t) 想起来了IBM 的P690 就是胶水4核，我还拿着那芯片看过呢，手掌大的铁疙瘩，不带散热片都有好几斤。真是胶水4核的，4个正方形的比一块钱硬币还大的die 贴在一块紫色的陶瓷板上 。w00t)
A这个打击面大了 ...

你说的是传说中的，能用十进制计算的POWER6 吗？w00t)

Vitto

原帖由 colddawn 于 2007-9-20 16:21 发表
楼上别忘了不光是L2，还有L1的miss。这个迁移的时候必然损失掉了。
其实还有更复杂的隐患就是核心越来越多，L2的cache互锁导致的问题，再加上L3添乱的话，问题可能就更复杂了，目前的桌面用操作系统还未很好地 ...

没有你想得这么恐怖，还有一个东西叫编译器，专门给不同的物理运算单元分配算法，解决这些逻辑混乱的。
那些几万个CPU的机器都算得好好的不互相锁，这几个核算的了什么。

[ 本帖最后由 Vitto 于 2007-9-20 17:38 编辑 ]

itany

原帖由 samhrc 于 2007-9-20 16:57 发表

w00t) 想起来了IBM 的P690 就是胶水4核，我还拿着那芯片看过呢，手掌大的铁疙瘩，不带散热片都有好几斤。真是胶水4核的，4个正方形的比一块钱硬币还大的die 贴在一块紫色的陶瓷板上 。w00t)
A这个打击面大了 ...

IBM的MCM确实YY，至少个头足够大，上边还一堆管芯，还L3缓存……
不想PC处理器屁大点大小，上边一个顶盖，C 420和QX6850长得都一样……

kasperskysky

名字都写不对，还谈什么原理，搞笑

samhrc

原帖由 itany 于 2007-9-20 16:47 发表


AMD用"真假双核"搞宣传的时候, IBM的脸色肯定不好看

w00t) 想起来了IBM 的P690 就是胶水4核，我还拿着那芯片看过呢，手掌大的铁疙瘩，不带散热片都有好几斤。真是胶水4核的，4个正方形的比一块钱硬币还大的die 贴在一块紫色的陶瓷板上 。w00t)
A这个打击面大了。 IBM 好些大机都是搭载胶水U的。

[ 本帖最后由 samhrc 于 2007-9-20 16:59 编辑 ]

itany

原帖由 samhrc 于 2007-9-20 16:34 发表


都已经是独立的Cache 其实就是两个完全不相干的处理器了嘛。既然是两个互不相干的处理器，做在一块硅片上跟做在两块独立封装的IC 里是没有分别的。

既然这样由此引申一下（下面的话A fan 可能不爱听了） ...

AMD用"真假双核"搞宣传的时候, IBM的脸色肯定不好看

samhrc

原帖由 cell_man 于 2007-9-20 16:07 发表
共享式和独立式二级cache，很难说哪种方案更有优越性。

大致来说，共享式cache必须被多个核心互斥访问，在满负荷条件下，肯定不如独立式cache。它的优点是cache可以被多个核心利用，而且数据同步变得更加简单 ...

都已经是独立的Cache 其实就是两个完全不相干的处理器了嘛。既然是两个互不相干的处理器，做在一块硅片上跟做在两块独立封装的IC 里是没有分别的。

既然这样由此引申一下（下面的话A fan 可能不爱听了） 那争论所谓胶水四核和真就没有多大意义了。多出来那两个核心放哪儿都行，干嘛非要用成本更高的工艺集成在一块硅片上？简简单单的胶水工艺多好。

呢个I 所谓的胶水四核学名应该叫MCM （Multi-Chip Module）。I直接宣传用了全新的MCM 技术封装光明正大地告诉消费者MCM 是什么意思那多好。不用藏着，这里头就是两个Die ,双心看得见！不缺斤不短两，明明白白购买踏踏实实使用。

colddawn

楼上别忘了不光是L2，还有L1的miss。这个迁移的时候必然损失掉了。
其实还有更复杂的隐患就是核心越来越多，L2的cache互锁导致的问题，再加上L3添乱的话，问题可能就更复杂了，目前的桌面用操作系统还未很好地对〉2 thread做更细致的考虑，主要体现在任务调度方面。而应用软件甚至连线程化尚未完全实现。
共享还是独享，都是根据实际环境在变，理论恐怕证明不出谁强谁弱来，就好像真假n核一个道理，最终只能凭实际体验数据。

cell_man

共享式和独立式二级cache，很难说哪种方案更有优越性。

大致来说，共享式cache必须被多个核心互斥访问，在满负荷条件下，肯定不如独立式cache。它的优点是cache可以被多个核心利用，而且数据同步变得更加简单——几乎不用做任何事情。这是一种低成本的解决方案。

独立式cache也有很多优点，比如多个核心可以同时读写cache，在满负荷的条件下，表现应该好得多，但APIC可能会消耗掉一些多余资源。而且正如大家都知道的，因为每个核心都需要独立的cache，要做到和共享式cache相同的容量，成本就大大提高了。

从长远来看，我还是看好独立式cache的设计。看论坛也有朋友说过，在多线程满负荷条件下，感觉扣肉比x2更卡，也正是共享式cache的弱点表现吧。

花泥

游戏就无法有效利用SMP了,真奇怪

cell_man

原帖由 colddawn 于 2007-9-20 10:49 发表
关于处理器黏着,目前的操作系统大部分都已经加入了这方面的考虑.大体思路是尽量保证某个线程始终在某一特定处理器核心上执行.这样做的意义有:1)避免线程在处理器之间迁移导致的cache miss;2）避免核心间迁移线程带来的额外处理时间;3）对于全抢占式设计的内核，避免某些高优先级内核线程被迁移导致的死锁问题，例如IRQ处理等。

有一点值得商榷：在SMP系统中，线程在处理器之间迁移,不会导致cache miss。因为在SMP系统中，每个CPU的独立cache是需要同步的，具体的说，当一个CPU修改了它的某个cache line，它会通知其他CPU把它们cache中的该cache line设置为invalid,  这样其他CPU以后访问该cache line就会导致一个invalidations of shared cache lines，这种情况就叫做cache miss。CPU之间正是通过cache miss的机制来保证MESI的。

只有在非SMP的系统中，线程迁移才会带来额外的处理时间，因为此时的UMA需要用软件去实现。