[独家中文] Nehalem 微架构改进与互联方式官方揭露！(多方资料更新）

itany

来自：http://www.anandtech.com/cpuchipsets/intel/showdoc.aspx?i=3264&p=2
Intel在IDF之前放出了Nehalem的微架构改进与互联架构的说明

Nehalem的概览
2核心-8核心，4指令执行宽度下的微架构改进，集成内存控制器，QPI总线互联，共享的蕴含式（inlusive） L3缓存，动态功率管理，SSE 4.2指令集，2008 Q4上市


Nehalem的高度模块化，可以搭配不同的核心数量，缓存大小，内存控制器，QPI总线接口数量。不仅核心可以从2-8，还可以集成GPU
8核心的Nehalem有可能仍然是原生设计的，并共享L3缓存


Nehalem在Core2的基础上进行了微架构的改进，突出性能和功耗的优化：

1  Nehalem的重排序缓冲（Re-order Buf）从Penryn的96项增加到128项，执行单元可以看到更多的微指令，大大提升指令的并行度。
2  提升了非对齐缓冲访问的速度。在Penryn中，SSE指令和缓存边界对齐的话，执行的更快；在Nehalem中，是不是对齐，都可以执行的很快。视频编码将从中受益良多。
3  2级分支预测。像L1缓存和L2缓存的关系一样，L1分支存储的执行历史数据比较少，能够更快的做出判断，但是精度稍差；L2分支存储的历史数据较多，对于分支的判断更加精确，但是速度较慢。这样，一般情况下L1分支预测工作，保证核心取指通畅进行，在L1分支拿不准的情况下，L2分支进行判断，这样可以有效避免分支预测失败引起的性能下降。
4  重命名返回栈。在Core2中，在执行中发生调用时，会将返回地址压入返回栈中，这样在调用过程结束之后线程可以尽快返回执行，但是在分支预测失败的情况下，错误的地址将被压入返回栈。Nehalem解决了这个问题，返回栈中的地址总是正确的。
5  在Penryn集成的SSE4.1的基础上扩展为SSE 4.2，增加了7条新的指令，主要着眼于在处理文本时的性能，对于提高搜索引擎的工作效率，在处理XML时候的性能，都是很有好处的
6  提升了线程同步原语的执行效能。这个改进在Penryn上边就已经开始了，而Nehalem仍将继续，这样对于多线程应用程序在进行内存访问的时候所消耗的处理器时间会进一步缩短，大大提升如Java虚拟机等应用上的效能。

Nehalem支持超线程，而且由于更短的管线和更多的执行资源，性能非Netburst可以同日而语。


Nehalem的缓存结构：

L1I 32KB；L1D 32KB；L2 256KB；L3 8MB
个人认为，之前看到的截图基本准确，然而L1D是16KB的，有可能是超线程导致软件的误判，将L1D平分给了两个逻辑核心
L2容量减小，但是延迟也大大降低
Nehalem增加了二级旁视缓存（TLB），这样在进行段页地址转换的时候，首先在L1 TLB里边检索，如果不命中，再到L2 TLB里边检索，再不命中，从缓存中读取页表，和缓存的工作方式类似。这样提高了段页地址转换的效率，对服务器很有帮助。

Nehalem的系统互联：

双路服务器和桌面高端结构比较一致，都含有三通道的DDR3 内存控制器，每通道支持3 DIMM，这样应该是每核心支持36GB内存，双路支持72GB。内存最高支持到DDR3 1333 。CPU和北桥通过QPI总线连接。这样，Tylersburg就身无旁骛，堆PCIe控制器好了……

Nehalem的内存控制器，强调了低延迟：


[ 本帖最后由 itany 于 2008-3-28 00:28 编辑 ]

ITANIUM2

好像需要注册，算了
这个pdf 绝对值得仔细研读

itany

原帖由 ITANIUM2 于 2008-4-3 17:58 发表
:w00t)::w00t)::w00t):
请问这个pdf那里下载呢？ intel 网站没找到

https://intel.wingateweb.com/SHchina/scheduler/controller/catalog

到这里下载

ITANIUM2

:w00t)::w00t)::w00t):
请问这个pdf那里下载呢？ intel 网站没找到

原帖由 Edison 于 2008-4-3 02:06 发表


几乎全中了:sweatingbullets:

itany

原帖由 Edison 于 2008-4-3 14:06 发表
我现在不写没测试的preview了，要写就等拿到实际的东西。


更多一点的就是：

Nehalem supports macrofusion in both 32-bit and 64-bit modes

改进的Loop Stream Detector（Nehalem 28 uops vs Merom 18 i ...

多谢站长，现在又知道更多一点了

Edison

我现在不写没测试的preview了，要写就等拿到实际的东西。


更多一点的就是：

Nehalem supports macrofusion in both 32-bit and 64-bit modes

改进的Loop Stream Detector（Nehalem 28 uops vs Merom 18 instr)

拥有"L2 Branch Predictor"

加入了L2 TLB:
                     
1st Level Instruction TLBs
Small Page (4k): 128
Large Page (2M/4M): 7 per thread

1st Level Data TLBs
Small Page (4k): 64
Large Page (2M/4M): 32

New 2nd Level Unified TLB
Small Page Only: 512


"No reason to use aligned instructions on Nehalem!"

SMT Implementation Details
􀁹 Multiple policies possible for implementation of SMT
􀁹 Replicated – Duplicate state for SMT
- Register state
- Renamed RSB
- Large page ITLB
􀁹 Partitioned – Statically allocated between threads
- Key buffers: Load, store, Reorder
- Small page ITLB
􀁹 Competitively shared – Depends on thread’s dynamic behavior
- Reservation station
- Caches
- Data TLBs, 2nd level TLB
􀁹 Unaware
- Execution units

itany

原帖由 Edison 于 2008-4-3 02:06 发表


几乎全中了:sweatingbullets:

哎，今天转了各大网站，都没有nehalem的新消息放出来，Edison站长是准备要出Nehalem的Preview么？
如果不出，何不多爆点料出来？ :lol:

ITANIUM2

hopetoknow 英明神武啊 :lol:

Edison

原帖由 hopetoknow 于 2008-3-22 20:47 发表
今天比较高兴
谈一下近期英特尔披露的信息里，可提取一些比较受关心的话题：
1.nehalem的效能与功耗效率相对上代的提升幅度有多大？  英特尔承诺是提升可观，具体幅度约相当于CORE2对比Dothan(90nm Pentium-M)的提 ...

几乎全中了:sweatingbullets:

NONO

QX6800頂著用~~~
直接上Nehalem~~:loveliness:

itany

原帖由 snake_1037 于 2008-3-28 18:35 发表
我的Q66能挺到Q4

那便是年底 明年出了 娃哈哈

貌似不少人都是这样打算的……

9809132

我顶你················

snake_1037

我的Q66能挺到Q4

那便是年底 明年出了 娃哈哈

itany

原帖由 ITANIUM2 于 2008-3-28 10:03 发表


这个强，莫非以后上4路的都是八核了？

Nehalem上8核心，最大的问题就是成本和功耗啊，既然是多路了，对频率不是很敏感，对价钱也不是很敏感，这样堆8核心没问题的

ITANIUM2

原帖由 itany 于 2008-3-28 00:22 发表
http://pc.watch.impress.co.jp/docs/2008/0328/kaigai_09l.gif

这个强，莫非以后上4路的都是八核了？

anads1982

感觉amd和intel的差距很大，而且有越拉越大的趋势:funk:

wj3115

:lol: :lol: :lol: :lol:

itany