Intel新一代silvermont atom曝光

Tempestglen · 发表于 2013-8-30 20:16

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xf-108 · 发表于 2013-8-30 20:22

Tempestglen 发表于 2013-8-30 20:16
i粉可不这么想，他们当初大谈特谈cortex A15已经黔驴技穷，什么乱序，三发射都用上了，就是i社的silverm ...

双发射比你三发射IPC还高，不知道是ARM的悲哀还是X86的悲哀，T神你说呢？

xf-108 · 发表于 2013-8-30 20:25

huangpobu 发表于 2013-8-30 20:08
取消超线程的原因是因为它太占面积了，面积预算不多的前提下，加入了乱序就不太可能会有SMT，加入了SMT就不 ...

HT也就内核5%面积吧，不多，core也是乱序，不也加HT了。
而且下一代ATOM架构（airmont的下一代）就是带HT的乱序。

xf-108 · 发表于 2013-8-30 20:27

Tempestglen 发表于 2013-8-30 20:03
事到如今你还再吹？A15和silvermont的ipc一样，这么说单核A15@2Ghz基本等于Z2760？？？你还要不要脸？

按照那张PPT，2.0G的单核silvermont的确有Z2760的性能。
但是这不表示A15也行，IPC差不多不等于实际性能也差不多。

the_god_of_pig · 发表于 2013-8-30 20:41

Tempestglen 发表于 2013-8-30 20:06
四核bay 的性能确实是Z2580的160%,你满意了吧？

狡辩有个屁用，徒增笑点而已

the_god_of_pig · 发表于 2013-8-30 20:42

huangpobu 发表于 2013-8-30 20:08
取消超线程的原因是因为它太占面积了，面积预算不多的前提下，加入了乱序就不太可能会有SMT，加入了SMT就不 ...

HT也就占5%的面积

the_god_of_pig · 发表于 2013-8-30 20:46

Tempestglen 发表于 2013-8-30 20:16
i粉可不这么想，他们当初大谈特谈cortex A15已经黔驴技穷，什么乱序，三发射都用上了，就是i社的silverm ...

YY IPC有个屁用，z3770干1.9G四核A15 33%，现在Tegra4/Octa之流只敢跑1.6G，z3770性能干A15 60%

你不是YY Silvermont"不可怕"吗？真是不可怕啊哈哈哈

huangpobu · 发表于 2013-8-30 21:19

本帖最后由 huangpobu 于 2013-8-30 21:23 编辑

xf-108 发表于 2013-8-30 20:25
HT也就内核5%面积吧，不多，core也是乱序，不也加HT了。
而且下一代ATOM架构（airmont的下一代）就是带H ...

5%是第一代P4部署的2-way SMT，这个数据已经过时了，现在的SMT花费的面积跟乱序执行逻辑有的一拼，而且5%这个数字看起来小时因为被缓存给稀释了，单看核心逻辑的话是不少的。

我的帖子里已经说得非常明白，【在面积预算不多的前提下】，ATOM和ARM都属于此类，不可能要求他们同时追乱序又要HT，你看你引来的例子，Intel自己都是先加了OoO，下一代再加HT，这不是明摆着的么，而且加也是只加2-way SMT

上一次我们开组会讨论UltraSPARC T1，组长也说了，这种技术的主要好处是解决利用率的，如果OoO已经有了，HT加不加就不是那么重要了，反之也是一样，SPARC T1加了4-way SMT，完全没有乱序执行，流水总长只有6级，但它的IPC跟当时风头最猛的ILP处理器有的一拼。

huangpobu · 发表于 2013-8-30 21:21

the_god_of_pig 发表于 2013-8-30 20:42
HT也就占5%的面积

见88楼。

我再补充两句，HT这个东西提高了后端资源利用率，但是却会带来竞争，导致两个线程的性能都衰退，这个东西是好是坏还有争论，有的搞HPC的老师主张测试的时候就把HT关掉。

Prescott · 发表于 2013-8-30 21:32

huangpobu 发表于 2013-8-30 21:21
见88楼。

我再补充两句，HT这个东西提高了后端资源利用率，但是却会带来竞争，导致两个线程的性能都衰 ...

如果实际程序的IPC已经很接近理论IPC，SMT就是在拖后腿，HPC的程序有些优化非常好，尤其是benchmark程序，所以测试的时候关SMT。但是实际的应用程序，大多都不是优化的很好，SMT效果还是明显的。

Tempestglen · 发表于 2013-8-30 21:36

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Tempestglen · 发表于 2013-8-30 21:37

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huangpobu · 发表于 2013-8-30 21:38

xf-108 发表于 2013-8-30 20:22
双发射比你三发射IPC还高，不知道是ARM的悲哀还是X86的悲哀，T神你说呢？

单发顺序执行的CPU，其IPC可以比双发乱序的还要高。

双发射超过三发射很正常。

huangpobu · 发表于 2013-8-30 21:42

Prescott 发表于 2013-8-30 21:32
如果实际程序的IPC已经很接近理论IPC，SMT就是在拖后腿，HPC的程序有些优化非常好，尤其是benchmark程序， ...

同意！你说的很全面了。

话说SMT的发明人Dean Tullsen前几天来我们这儿做了个学术报告，然后对我们组的一位大神似乎颇为中意，跟他说如果要申请UCSD，记得提醒他。。。

羡慕嫉妒恨啊。

the_god_of_pig · 发表于 2013-8-30 21:46

Tempestglen 发表于 2013-8-30 21:37
其实同频silvermont比同频saltwell的单核性能也就提高10%+，可见saltwell的微架构也相当可以，远不是i粉所说 ...

扯淡，微架构水平就同频性能一个指标？那同频开性能倒车的A12是个什么玩艺，垃圾里的大便吗？

xf-108 · 发表于 2013-8-30 22:08

huangpobu 发表于 2013-8-30 21:19
5%是第一代P4部署的2-way SMT，这个数据已经过时了，现在的SMT花费的面积跟乱序执行逻辑有的一拼，而且5% ...

不是面积预算的问题，SOC里面CPU核心只占了极小一部分。
主要是全新研发一代架构很辛苦，一次性将乱序和HT全用上去了，下一代用什么来当卖点？

huangpobu · 发表于 2013-8-30 22:20

本帖最后由 huangpobu 于 2013-8-30 22:20 编辑

xf-108 发表于 2013-8-30 22:08
不是面积预算的问题，SOC里面CPU核心只占了极小一部分。
主要是全新研发一代架构很辛苦，一次性将乱序和 ...

你这扯得都把整个SOC面积当成分母了。按你这样说连cache面积都不算什么了，怎么不一口气把cache也翻倍呢？

开发成本和time to market也是关键要素，我很同意。

关于核心面积的增大，还有一点要强调，它跟cache面积增大不同，cache增大，堆砌的意义更多，大了也就是成本更大，而核心面积增大除了成本之外还有另一层含义就是复杂度，复杂度上去了开发速度就慢了，我们现在上手的一个4-way SMT基础架构，组长就要我们先把SMT去掉，从单线程做起，赶进度。关于卖点我认为不至于，开发已经极其辛苦了，都是不留余力的拼杀，哪儿还顾得上留后手。

huangpobu · 发表于 2013-8-30 22:37

xf-108 发表于 2013-8-30 22:08
不是面积预算的问题，SOC里面CPU核心只占了极小一部分。
主要是全新研发一代架构很辛苦，一次性将乱序和 ...

我想了下应该理顺一下逻辑关系。

引入HT导致开发复杂度变高，相当于引入了又一套乱序逻辑（面积而言），加上HT对单线程性能无益，所以优先考虑了OoO，因此最关键的因素应该是开发复杂度，相当于乱序逻辑的面积大小其实只是一个副产品。

xf-108 · 发表于 2013-8-30 22:39

huangpobu 发表于 2013-8-30 22:20
你这扯得都把整个SOC面积当成分母了。按你这样说连cache面积都不算什么了，怎么不一口气把cache也翻倍呢？ ...

那cache面积还是比HT大多了。而且cache容量大小并非唯一关键，带宽延迟的重要性是几乎同等的。
至于卖点的话，intel的X86要考虑的从来都不是性能问题，而是功耗问题吧？
说句难听的，以现在A15那破德行，intel用22nm造个四核saltwell都绰绰有余了（假如生态问题解决）。

xf-108 · 发表于 2013-8-30 22:43

huangpobu 发表于 2013-8-30 22:37
我想了下应该理顺一下逻辑关系。

引入HT导致开发复杂度变高，相当于引入了又一套乱序逻辑（面积而言） ...

其实saltwell---silvermont---下一代ATOM相当于P4---Core---core i，有了桌面CPU的经验在，直接推出core i并不是不行，只不过再下一代又要辛苦找性能增长点和卖点了，索性按部就班一点点推出性能。
水果在macbook air上搞的背光键盘不也是如此，一会儿取消一会儿又加上去了。

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