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我昨天晚上向了很长时间,有一个想法:
如果PARROT是采用P6+Netburst结构,那么,将乱续指令、顺序指令分开以后,也就是在预译码之后,乱序指令经过简单译码器,之后送入ROB(翻译成 指令重排缓冲池 么?),那么分派器只要考虑指令之间的数据相关性,那么,将会非常简单,有可能做到6个简单译码器+ 超大ROB和RS(保留栈)+ 8个以上的发射口+n个ALU/FPU/SSE/MEM部件,实现超大的并行性;而顺序指令译码,分离可乱续的微操作进入ROB,之后顺序微操作进入TC(追踪缓存),在这里做分支预测等操作,与前端预取器互动,而不需要考虑乱续,这样电路同样会比较简单,由于逐条顺序执行,提升频率是关键,如果能祭出P4的倍速执行,(前提是工艺能压下热量),呵呵,效能可想而知。这样,可以实现6+2的IPC(每周期指令数),每周期8条,超过PowerPC G5。如果增加一条顺序执行管线,使用HT技术的话,就是6+2+2,每周期10条。
大家不要忘了安腾2,相当于每周期8条。因此,Intel是有经验的,呵呵。4核心的I2会使用集成FB-DIMM控制器和CSI的。反正现在36根地址线马上就不够用了,老P4的单向四泵式前端总线也快不行了,干脆再来一次大统一,集成了算了。
如果,每周期8条指令,4G+频率,集成DDR3 MC,4核心,共享4~8M L2的处理器上市之后,会如何?也许是2008年~ |
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