4核心的Clovertown，功耗80W

电脑是工具

英特尔院士，数字企业事业部编译器及架构高级开发总监罗杰飞
http://www.pconline.com.cn/news/yj/0605/799803.html

罗杰飞：在300mm的制程上，能够生产出2.4倍数量的65纳米处理器。在晶圆生产良率的问题上，跟切割技术有关，若能够进一步提高的话，就能进一步提高良率。

这个2.4倍是跟90nm制程相比？是这样的话，这成本差异好像大的不行。

Prescott

原帖由 Edison 于 2006-5-24 22:09 发表


this guy: http://www.intel.com/pressroom/kits/bios/plowney.htm :)

:sweatingbullets:
还是说英文比较好。
这个更是看不懂：

“他表示，Conroe中两个FPU是对等，而且一个是进行加的运算功能，一个是进行乘的运算功能。Conroe并不支持FMA，支持乘法的浮点运算方面不能够支持当地的128bit的运算，不过能支持2×64bit或者4×32bit的运算。”

maomaobear

IDF SZ刚刚回来，那个罗杰飞说什么L1 D没有互通，数据交换必须依赖L2@_@。

难道大家又都被骗了?

Edison

和英文交流与否关系不大，他自己在纸片上画的就是L1 D x得放到L 2后，然后Core non-x才能吃到这个数据。

Edison

B0是改善了稳定性而已。

Jason21

原帖由 GZboy 于 2006-5-24 23:01 发表


通常英文字母后的数字是修正BUG改善稳定性
如A0 ->A1  
字母的变化才是增/减功能或改进性能。
如A1->B0

C大的B0好像更好超了。

Prescott

原帖由 Edison 于 2006-5-24 22:40 发表
和英文交流与否关系不大，他自己在纸片上画的就是L1 D x得放到L 2后，然后Core non-x才能吃到这个数据。

你确定是画到L2，而不是画到附近什么别的地方？B)

Edison

原帖由 Prescott 于 2006-5-24 23:05 发表

你确定是画到L2，而不是画到附近什么别的地方？B)

箭头指向的那个block写着L2，没有别的文字。

Prescott

原帖由 Edison 于 2006-5-24 23:49 发表


箭头指向的那个block写着L2，没有别的文字。

我只能说，yonah就有的东西，Core怎么会没有？

Edison

原帖由 Prescott 于 2006-5-25 00:17 发表

我只能说，yonah就有的东西，Core怎么会没有？

http://www.sandpile.org/impl/pm.htm

"L1-to-L1-via-L2 Connection (65 nm)"

Prescott

原帖由 Edison 于 2006-5-25 00:22 发表


http://www.sandpile.org/impl/pm.htm

"L1-to-L1-via-L2 Connection (65 nm)"

这个和以色列团队的某人告诉我的不一样。
而且：
http://www.sandpile.org/impl/core.htm

[ 本帖最后由 Prescott 于 2006-5-25 00:33 编辑 ]

Edison

原帖由 Prescott 于 2006-5-25 00:30 发表

这个和以色列团队的某人告诉我的不一样。

他和你说的是1个thread的时候还是两个thread的时候？

Prescott

原帖由 Edison 于 2006-5-25 00:32 发表


他和你说的是1个thread的时候还是两个thread的时候？

也许我们对L1-L1 data transfer的理解不同，如果Core 0的L1 miss，而需要的cache line又在 Core 1的L1中，那么这个cache line是可以直接通过core之间的bus传输，而无须先写回L2。