是比二级缓存还是比一级缓存 ?

star_wrx · 发表于 2006-12-12 23:06

算法不同
导致结构也不同
没什么好比较的哦
又不是同一个架构。。。

只看该作者 · 发表于 2006-12-13 09:21

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itany · 发表于 2006-12-13 14:33

原帖由 RacingPHT 于 2006-12-13 09:21 发表
无责任猜测~

这些精巧的设计都要死掉了....在多线程真正普及之后。Core2可能是最后一个这样"辉煌"的核心了？

今后精简核心当道...看CELL, 看AMD也没有兴趣做4发射, 看Intel也在搞terascale.

个人不同意这个观点～
单个核心不行，多个核心也很难达到高性能～我认为至少在X86世界是这样
PS3还不是被XBOX满地找牙？还说Cell只能发挥出20％的性能。如果另外80%若干年都发挥不出来，是不是就死掉了？可以革除呢？
Sun的32核心牛叉吧，还不是被Woodcrest和Op按在地上XX？
我认为明年的Bloomfield是一个比较好的基础，原生四核心，共享L2，以后一段时间这个基本单位可能不会变，但是如何实现互联可能会花很大精力去研究。现在Intel恐怕要三条腿走路了：用8个Bloomfield用CSI总线连接+共享L3构成的32核心；采用新指令集的Teraflops结构的原型（发展中，对应cell）；还有采用EPIC的多核心安腾（对应Power）～
AMD不是没有兴趣，而是搞不出来了。IBM方面，Power6也是在发展～未来不是说cell当道的。恐怕会是Power6当道的

只看该作者 · 发表于 2006-12-13 16:16

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ITANIUM2 · 发表于 2006-12-13 16:50

正解

原帖由 Edison 于 2006-12-12 16:18 发表
这可能是因为AMD K7后的处理器比较容易出现L1 cache的容量约束，而且K7/K8的动态分支预测相对来说比较糟糕。

AMD的L2 cache延迟在顺序存取的时候比Core 2 Duo糟糕很多，而Northwood的L1 cache延迟表现还是不 ...

只看该作者 · 发表于 2006-12-13 17:10

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lingbol · 发表于 2006-12-13 17:14

其实关于这个问题，有学术的cache作用和现有市场上CPU的cache设置而有不同答案，两家的架构，算法确有很大不同，所以一概而论是不对的
:lol:

只看该作者 · 发表于 2006-12-13 17:22

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hopetoknow · 发表于 2006-12-13 17:24

第一个设计直升机的是几百年前的达。分其

如果你认为那算是直升机

Edison · 发表于 2006-12-13 17:26

Intel对x86的态度就是希望尽早结束掉这个东西，因为AMD在后面死皮赖脸地以x86庞大的应用资源要挟着Intel的份额，微软也不敢轻易把x86的OS拱手送给Linux，所以只能是继续吊在x64上，苟延残喘，看看哪天CPU的通用性能相对多媒体性能来说变得非常次要的时候，也就是x86被革掉的时候了。

只看该作者 · 发表于 2006-12-13 17:28

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hopetoknow · 发表于 2006-12-13 17:33

建议看看，Intel又一次大张旗鼓的增加指令集了， SSE4只是开始。

谈x86的命运。虚拟技术，倒可能是未来的一个变数

另外cell不是粒度太粗太松散的问题，而是根本不是那个概念和性质。看错东西的性质了。

(有人会把太平天国的均天下，错认成共产主义)

嘉蓝 · 发表于 2006-12-13 17:34

原帖由 Edison 于 2006-12-13 17:26 发表
Intel对x86的态度就是希望尽早结束掉这个东西，因为AMD在后面死皮赖脸地以x86庞大的应用资源要挟着Intel的份额，微软也不敢轻易把x86的OS拱手送给Linux，所以只能是继续吊在x64上，苟延残喘，看看哪天CPU的通用 ...

:lol: 风水轮流转.
intel打算用EPIC取代x86的时候,RISC正风行.当时认为CISC代价大,性能提升困难.

现在再看呢?:lol: x86的整型没有对手.浮点也不见得比其它CPU弱.x86-64很快就会成为intel业务的重中之重----现在叫intel64了:devil: .

swrstd · 发表于 2006-12-13 17:51

原帖由 Edison 于 2006-12-12 16:18 发表
这可能是因为AMD K7后的处理器比较容易出现L1 cache的容量约束，而且K7/K8的动态分支预测相对来说比较糟糕。

AMD的L2 cache延迟在顺序存取的时候比Core 2 Duo糟糕很多，而Northwood的L1 cache延迟表现还是不 ...

说了很多,不过没看懂,可以说说为什么这样吗?

Edison · 发表于 2006-12-13 17:54

原帖由 swrstd 于 2006-12-13 17:51 发表
说了很多,不过没看懂,可以说说为什么这样吗?

cache的性能好坏，主要是看命中率、延迟，增大容量可以降低cache的容量约束造成的命中率下降问题，但是延迟较长的话，也会削减cache的性能。

只看该作者 · 发表于 2006-12-13 17:54

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swrstd · 发表于 2006-12-13 17:58

原帖由 Edison 于 2006-12-13 17:54 发表

cache的性能好坏，主要是看命中率、延迟，增大容量可以降低cache的容量约束造成的命中率下降问题，但是延迟较长的话，也会削减cache的性能。

谢谢Edison.

hopetoknow · 发表于 2006-12-13 18:13

CELL各个单元，如同几个动物捆在一起。会飞的鸟、会跑的马放在一起有用吗？

某超级动物长了几个腿、2对翅膀。。。

这是两类东西。

上万、几千个指令的处理级别，几百个指令的处理级别，几个指令的处理级别。。。
都会分成不同类型的架构，简单多核、多单元的世界，是和Cell思想上巨大差异

cell没有任何按照指令级别的相关图，来设计和规划。

只看该作者 · 发表于 2006-12-14 10:10

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hopetoknow · 发表于 2006-12-14 11:05

cell这种东西，就算是和简单多核那类体系结构相比，性质不同的。那东西不是cell。
IBM只是设计了cell，去做cell做的事情。而没有按有些人所想象的那些东西，来设计cell。

[ 本帖最后由 hopetoknow 于 2006-12-14 11:07 编辑 ]

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