LARRABEE架构图 附送Intel 后世代CPU Gesher的特性清单

Edison

http://bt.pa.msu.edu/TM/BocaRaton2006/talks/davis.pdf

Edison

从p31可以看到，larrabee采用了ringbus，拥有1~2GB GDDR5，带宽为128GB/s，拥有16~24个shader core，运行于1.7~2。5GHz，每个core的双精度峰值为14~40GFLOPS，每个core每个周期能完成8~16 DP Flop（SSE2+）。

CSI的延迟为50ns，每条链路每秒可以提供17GB/s的带宽。

Gesher的clock定在4GHz，拥有4~8个core，同样采用ringbus实现内连，具备2~3MB 33 cycle cache，L2 cache看来是采用各core都独享的方式，类似K10。

airforce14

不是原創的 啊 ～～～～

[ 本帖最后由 airforce14 于 2007-6-2 12:29 编辑 ]

Edison

文字部分都是我自己根据幻灯片写的，根本不需要什么抄袭，不过我对这些简单的东西也从来不标榜什么原创。

iiiiuuuu

这gpu可真像多核cpu啊

连参数都可以放到同一个表格里比较

Edison

LARRABEE本来就是一个CPU，一个把cpu core当成是shader core使用的CPU。

airforce14

請問您的文字可以轉載嗎？

airforce14

為什么是順序執行？  P2都可以亂序了

Edison

gpu执行的数据比较规则，配合多线程，用in-order可以简化设计而且流水线的通畅度依然保持比较高的水平。

OoO是为了追求ILP，对于主要卡在纹理存取延迟的GPU来说，OoO的IPL帮助不如TLP来得经济。

现在的Power6、Cell、尼加拉瓜都是in-order的设计，尽管它们的前辈都是OoO的。

iiiiuuuu

搞这么多核等于是把半导体工艺的限制压力转嫁到软件程序上了

以后程序员不好当啊:lol:

Edison

原帖由 iiiiuuuu 于 2007-6-2 13:24 发表
搞这么多核等于是把半导体工艺的限制压力转嫁到软件程序上了
以后程序员不好当啊:lol:

这取决于程序员的态度吧。

iiiiuuuu

原帖由 来不及思考 于 2007-6-2 13:28 发表
我很好奇，这个东西可以跑X86么？

http://we.pcinlife.com/attachment.php?aid=751893&noupdate=yes¬humb=yes

根据任务动态分配一下，拿出几个核跑x86，其它的跑shader。

这不就是Fusion吗？w00t)

AMD还是有点远见的

iiiiuuuu

原帖由 Edison 于 2007-6-2 13:31 发表

这取决于程序员的态度吧。

是提高了门槛，能跨过门槛的人工资会高一些。

这样会造成两极分化，不利于社会和谐:lol:

lamborghinix

学习！学习！学习！

airforce14

不反對我就轉了！！！！

aeondxf

:loveliness: 图还未放全呢……

lqf3dnow

Fusion intel edition