PCINLIFE搜集：资料可查的NVIDIA/AMD(ATI) 图形芯片晶体管密度/间距

Edison

原帖由 bobtom_wu 于 2008-5-3 13:45 发表
所谓公开，这些数据也只是从集成电路后端设计工程师那里得到的，不然别人是没法得到这些准确的数据的。

晶体管数量都是产品发布的时候就公布的，这没必要作假。

芯片面积现在不算什么机密，除了那层很薄的玻璃片外（上面列表中的芯片封装都是FC-BGA），量度出来的面积可以看作是芯片面积。

Edison

原帖由 protossxp 于 2008-8-14 17:30 发表
此表得出一个结论，AMD的工艺能力远强于NV

我看不出这样的结论，你如何得出？

YY小熊猫

两种截然相反的结论乃本帖风景。

Edison

RV670 的晶体管间距是 9.71 个线宽单位，G92b 是10.43，相距是 7% 而已。

这个表格给出的是晶体管间距，而不是晶体管密度，密度会随工艺升级而产生较大变化，而间距一般在较少的差别范围里。

Edison

原帖由 slgx 于 2008-8-15 02:12 发表
你整表格都有问题，根本就没有考虑金属层的关系。
一个金属层能做出一个完整的晶体管(我知道你其实想说的是MOS管)？

:funk:

拜托，金属层是没有实际晶体管的，只是作为多晶硅层的晶体管逻辑连接，所有的晶体管都在硅层。

这些和 CMOS 有啥关系？完全不搭界。

AFXIF

这个表唯一说明的是成本压力。

此外高密度对散热不利，不适宜实现高频，也不全是好事。

Edison

所有的芯片都只有一个多晶硅层（polysilicon layer），其余的都是用于为了构成芯片逻辑而作晶体管连接的金属层（metal layer），晶体管只位于多晶硅层。

Edison

原帖由 slgx 于 2008-8-15 02:41 发表

对呀。那你是怎么得出下面的

理论最大密度=1/((线宽)^2)=1/((0.00013)^2)=1/0.0000000169=59,171,597.63晶体管/平方毫米

这里假设每个线宽单位都容纳一个晶体管。

Edison

原帖由 slgx 于 2008-8-15 02:50 发表
不管理论还是工程都不存在你说的这个“晶体管”。

我既然说明是理论，这就代表了是现实中不存在这样的晶体管，这个计算只是用于假设一个线宽单位上容纳一个晶体管从而方便计算晶体管的间距密度。

2ndWeapon

补充上GT200的数据吧。。。。。。。。。。。。。。

tt5900

G94 中端之王也~~

zkkyo

帮顶一下！！！！

zkkyo

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chaedisonma

你整表格都有问题，根本就没有考虑金属层的关系。
一个金属层能做出一个完整的晶体管(我知道你其实想说的是MOS管)？
slgx 发表于 2008-8-15 02:12

他不知自己在说什么

Edison

我在这里说的相当清楚，就是用于对比大家不同设计下的晶体管密度，目前一般人在外面说的晶体管密度谁比谁高，很多时候都是脱离了芯片使用的制造工艺来简单对比，我这里给出的密度信息就是尽量规格化制造工艺的差异来衡量晶体管密度。

liubangde

呼呼，学习下