从GT200 的成品率说点IC 设计的概念，

tomsmith123

IC 设计国内多数人对前端很熟悉，对后端接触得比较少，我的经验也很有限。从我的经验看，后端现在从几个方面限制了国内小IC 公司的进入，复杂的，高性能的，有核心技术的IC，往往需要国家巨额的投入才有条件高，实力不足的公司做ASIC 的多，做复杂度高的IC 很难。
回到GT200，一个14亿管的片子，本身就是一个巨无霸，前端也许复杂度相对于G92 G80提高的不是很多（几何级数提高），后端复杂度（三次方或者四次方提高）会增加很多。一般来说晶圆瑕疵率是一定的，管失效率，线失效率则和后端设计密切相关，有时候甚至要改前端设计，高复杂度的产品的良品率的提高，需要后端设计持续的介入。
制程改善对于后端设计是一种福音，Die 可以小一些，线之间距离可以放开一点，临界失效会小很多。
复杂大核的进步越来越困难，前后端的问题都有，后端更大一些，Intel 的设计是NV 学习的方向。

bull

原帖由 fangshangxia 于 2008-6-18 02:34 发表
PLL应该算是模拟电路吧,至少在我们公司是由模拟工程师来设计的,对于模拟IC老外有些还停留在0.6um,PCM1704的性能不单是电路设计的优越,更多的在于很多补偿,微调,及特殊工艺的采用,成本高,相对来说国内的IC公司更在意成 ...

国内公司如果量产出PCM1704等级的东西的话，
会有极大的好处，
第一个，名气出来了。
第二个，公司从此在军队挂号了。可以享受狂多的优惠政策。
所以根本不是什么注重成本，估计是现在根本没有本事去做。

fangshangxia

PLL应该算是模拟电路吧,至少在我们公司是由模拟工程师来设计的,对于模拟IC老外有些还停留在0.6um,PCM1704的性能不单是电路设计的优越,更多的在于很多补偿,微调,及特殊工艺的采用,成本高,相对来说国内的IC公司更在意成本优势,所以都在用0.18um,0.13um作模拟电路了

fiddlefiddle

显卡嘛
大部分还是数字电路
fab提供的模型足够好设计上没有太大难度
良品率要看fab的

skywalker_hao

在夏威夷召开的超大规模集成电路技术研讨会上，来自Intel的Rajesh Kumar透露了一些有关Nehalem处理器的消息。

Kumar首先给出了一些带宽数字：Nehalem处理器间带宽可达25GB/s，内存带宽则能达到32GB/s，“都是(Intel)当今最好产品的大约3倍”。为了达到这种高带宽，Intel引入了一种名为“低抖动时钟”的技术，可以“在部分情况下将频率的不稳定性减少一个数量级”。

Kumar还谈到了Intel是如何将Nehalem架构跨平台部署到桌面、笔记本和服务器上的。他说，Nehalem的所有内部模块，包括处理核心、内存控制器、I/O界面，都运行在非耦合(decoupled)状态下，因此Intel可以独立地调节它们的频率和电压。这当然不是Intel的首创，不过Intel的新意是在各种模块之间使用了一种同步界面。异步界面会带来更高的延迟和不稳定性，“测试五套不同的系统就会得到五个不同的结果”，而有了同步界面，Nehalem的内存缓存延迟要比现有产品小得多。

最后Kumar还提到了Nehalem的自适应频率发生系统。基本上，Nehalem会根据实际功耗在每个循环内调整自己的频率，结果就是可以在特定电压提高频率，或者在特定频率下降低电压。不过，Nehalem没过几个循环就会对不同的时钟频率取平均值，因此从外边看，“任何时候的频率都是固定的”。

正版彼岸花

支持，而且是不间断的。

tomsmith123

做后端的时候，很讨厌的问题就是做FPGA 仿真发现不了的问题，甚至电路方针都无法发现，只能流片后发现了。
和软件工程差不多，问题暴露得越晚，修复的成本越高；芯片复杂度越高，潜伏的问题就越多。

zmw_831110

原帖由 tomsmith123 于 2008-6-15 22:47 发表
FPGA 可靠性低，很多时候是同步问题，累计相差，门延时，在逻辑上不容易看，但是累计到一定程度就出现了。

所以才需要时序约束,时序逼近

FPGA可靠性完全看你的设计是否可靠

前仿后仿,逻辑分析仪

tomsmith123

FPGA 可靠性低，很多时候是同步问题，累计相差，门延时，在逻辑上不容易看，但是累计到一定程度就出现了。

tomsmith123

我做IC 属于客串，主业还是HPC。

bobtom_wu

lz是做ic后端的吗？在哪里做的？

skywalker_hao

原帖由 ArthurMa 于 2008-6-15 18:28 发表
TSMC现在是全球最大的集成电路制造公司吧？怎么技术方面总是那么让人不能放心...当年ATI也被吃过一次

显然不是，前面有intel和samsung还有TI
技术方面更是暂时只能跟在别人后面（当然samsung比tsmc弱很多）
http://www.realworldtech.com/page.cfm?ArticleID=RWT011608222300&p=6
不过从这一期IEDM的数据看，似乎TSMC赶上来了

skywalker_hao

原帖由 Edison 于 2008-6-15 20:09 发表
不考率从废品中筛选的GTX260，完整功能并能达到额定工作频率的GT200芯片良率高于wafer能摘取芯片总数的30%，这是目前的数字。

这个数字很好了
似乎比先前传出的好得多

zmw_831110

我刚到新的公司的时候,看了些以前的工程师留下来的FPGA代码
把计数器分频当时钟的,数不胜数
不过频率都比较低,32M,16M的
不过机器的可靠性真的挺差

bull

原帖由 zmw_831110 于 2008-6-15 21:57 发表


在FPGA的设计里面,计数器作为时钟是非常不推荐的动作,因为时钟进不了全局时钟布线网络,并且也像前面的朋友所说的,有累计抖动误差,DCM具有一个feedback,用来矫正

在跑高频的时候,会遇到困难(建立保持时间)

...

FPGA的规模和频率都有点大了 所以不推荐计数器。
单片机就无所谓了

zmw_831110

原帖由 dennis 于 2008-6-15 20:32 发表


用PLL就是为了时钟参数好看。而不是什么可以任意整倍数。
PS PLL的一个重要作用就是做时钟净化
如果单纯的时钟发生 计数器＋触发器足够了。

在FPGA的设计里面,计数器作为时钟是非常不推荐的动作,因为时钟进不了全局时钟布线网络,并且也像前面的朋友所说的,有累计抖动误差,DCM具有一个feedback,用来矫正

在跑高频的时候,会遇到困难(建立保持时间)

FPGA比较死,半定制,要照着其内部构造来写RTL

ASIC全定制,随意性相当大

另外,Xilinx的DCM支持32倍频,32分频(乘除共同作用),不过有最低输出时钟的限制

[ 本帖最后由 zmw_831110 于 2008-6-15 22:01 编辑 ]

bull

原帖由 cardex_sp 于 2008-6-15 20:56 发表

怎么从低频时钟得到高频时钟呢？
对于数字电路而言大部分情况下PLL就是个倍频器而已。

PLL就是用来消抖动的，还有就是多个时钟之间精确同步用的。
对于频率比较低 规模比较小的数字电路 根本不会用什么PLL 直接触发器倍频了事。
比如那一大堆单片机就是如此

cardex_sp

原帖由 bull 于 2008-6-15 20:46 发表
看来有必要对楼主以外的人说明一下PLL到底是做什么用处的。
单纯的高频信号是用不着PLL的 直接触发器＋计数器就可以了。
PLL的作用是 实现时钟净化。减少时钟JITTER。
从电路上说 PLL等效一个中心频率可变的窄带带 ...

怎么从低频时钟得到高频时钟呢？
对于数字电路而言大部分情况下PLL就是个倍频器而已。