【求教】问个有关CPU极限频率的问题

iiiiuuuu

【求教】问个有关CPU极限频率的问题

CPU和频率和什么相关？好像一直都听到的是和集成度有关，使用的工艺造出的晶体管越小集成度越高频率也就越高。
为什么？

看网上说是因为电场在导线内的传播速度只有光速的千分之一，集成度高了使传播时间减小从而可以提高频率，不知道说的对不对。

还有三级缓存和一二级缓存的延迟为什么差这么大，采用的工艺有什么差别？
主内存延迟大除了工艺问题，距离CPU太远是不是一个原因？

YEEY

这个问题估计英特尔也还没弄明白。:lol:

wl00560

我的理解是，集成度高了，能够运算的东西就多了……
一个晶体管就是一个计算单位，多了当然就快了……

sslin020

这个问题太深奥了，路过

iiiiuuuu

原帖由 wl00560 于 2008-12-7 23:40 发表
我的理解是，集成度高了，能够运算的东西就多了……
一个晶体管就是一个计算单位，多了当然就快了……

这个和频率没什么关系吧。

如果按照光速千分之一计算，3GHz的CPU在一个时钟周期里电场只能传播几毫米远。
目前CPU核心大小应该已经超过这个数量级了，所以估计我看得那个文章的电场传播速度数据有误。
实际传播速度又是多少呢？

iiiiuuuu

小顶一下，继续求教

sailofcloud

集成度高了，晶体管就小了（沟道变短了），开关就容易了
开关的速度就是cpu的频率。

缓存延时主要是缓存的大小和读取电路的位宽/速度决定的吧

spinup

原帖由 iiiiuuuu 于 2008-12-8 11:34 发表


这个和频率没什么关系吧。

如果按照光速千分之一计算，3GHz的CPU在一个时钟周期里电场只能传播几毫米远。
目前CPU核心大小应该已经超过这个数量级了，所以估计我看得那个文章的电场传播速度数据有误。
实际 ...

硅芯片上电场速度是光速的几分之一，小一个数量级不到。当然即使这样传播延迟也确实对1g以上的芯片有很大影响。

流水线化的处理器内的信号并不需要在一个时钟周期内跨越整个cpu,只要跨流水线本阶段的距离就行。cpu上还有尽量对称的时钟树或者时钟网络，可以让芯片不同角落的时钟保持一致。

目前主要影响cpu极限频率的，一是设计---怎么安排晶体管，二是工艺----每个晶体管的性能。