解析某些人吹嘘的SOI

PRAM

SOI有无前途
samuel901 发表于: 2010-1-18 22:19 来源: 半导体技术天地

看到Intel一直未采用SOI技术，觉得难以成为主流啊？
欢迎业内的朋友探讨 最新回复
ncmoon at 2010-1-19 11:26:56
就目前的技术来讲：可以工程实现的有

Si Stress
SOI
Fin 3D gate
high K metal gate
III V族

评价性能占前2位的技术。
后面的小性能提升技术的应用如果基于高性能技术技术上。是没有意义的。

比如high K metal gate （80%）+SOI（10%）
这个时候SOI就没有意义了。
具体的性能提升参数和成本控制，以及稳定性数据我没有。
所以只有给你提出方法。 结论上我不知道。

===============

但是从intel技术端倪上来看。
Si Stress 90 -〉65， 感觉一般。
high K metal gate 65-〉45， 很强大。
SOI IBM 研究了好久， 但是在high K metal gate 出来以后，
IBM研究high K 的劲头似乎比intel 还起劲。（明显的SOI不太灵光么）

这一段是我的猜测。
如果谁有数据说话，更有说服力。
悠悠...... at 2010-1-19 11:51:09
http://www.semiconductor.net/art ... tle&rid=8478236
RRAM at 2010-1-19 12:03:38
INTEL基本上已经彻底放弃了SOI，   这也代表SOI基本不会成为主流 ，  个人相当不看好SOI                                   INTEL ROADMAP---------------22NM 第三代HIGH-K ---15NM tri-gate ----11NM III V族

[ 本帖最后由 RRAM 于 2010-1-19 12:11 编辑 ]
ncmoon at 2010-1-19 14:29:09
说道技术：

有时候确实是风水轮流转，因果循环。
CMOS(Complementary Metal-Oxcide Semiconductor)
最早的CMOS就是gate 就是金属阿。

早期的metal gate是先做S/D，S/D anneal后才能做Gate（因为Gate是金属不能承受高温），Gate和互连的Metal线是一起做的，为了保证Gate和S/D能够touch的起来，所以Design rule规定Gate和S/D的overlap必须是0.5um以上。这就大大增加了GS和GD的overlap电容。严重影响了device性能。"

后来才有了Poly-gate的CMOS，先做Gate，再做S/D，自对准注入。为了能够进一步减小Gate电阻，所以才引入了WSi或者Ti silicide等制程，进一步减小Gate的串联电阻，进一步减小Vt。

Metal Gate与Poly gate的差异确实是温度和Overlay电容的问题


但是POLY-gate的主要问题就是Poly-depletion，使得Gate dielectric的有效电学厚度增加。所以有报道说45nm及其以下制程又会重新引入Metal gate制程。  k而且Metal Gate的Metal蚀刻比Poly gate的Metal蚀刻工艺严格多了，Metal的沉积工艺也要求比较高，主要是怕引入surface charge Qss。所以对于power，RF，以及target的选择都有要求的，还有Sputter温度都有要求的。Metal蚀刻以后还要一步soft Etch，去除Metal蚀刻后留下的Si-residue在角落里。

============================
从这个角度上讲，我们的先人的理论基础和设计理念是正确的。
后辈从工程技术上实现金属gate碰到问题，避重就轻发展poly gate。
结果最后还是回过去了。
曲线救国理论的典型。
如果当时一直做材料学研究。CMOS性能早就升级换代了。

============================
最好的CMOS 本质上就是理想金属/理想电容high K/理想Si的构架。

Cc.

什么工艺啊 胶水啊 真的 假的

性能第一才是最重要的 最终用不不需要关心这些
直流电 发表于 2010-9-22 13:08

    既然不关心那某些人还吹嘘干嘛？开此贴不过是澄清真相罢了