望达人解答：为何ATI的ROP比NV的给力？

Edison

560 Ti 实测：
——08SM@822MHz 12864.030273M pixels/sec

理论值：core clock x SMs x 2 = 822MHz * 8 * 2 = 13152 M pixels/sec。

btw，这里讨论的是 pixel fillrate，不是 texel rate 呀。

panjanstoneborg

Edison 发表于 2011-12-24 15:55
560 Ti 实测：
——08SM@822MHz 12864.030273M pixels/sec

有没有什么原理可以解释一下呢
基础不好，不能理解啊

Edison

panjanstoneborg 发表于 2011-12-24 18:40
有没有什么原理可以解释一下呢
基础不好，不能理解啊

一般都是内部带宽问题约束造成的。

inSeek

Edison 发表于 2011-12-24 14:57
目前的共识是，Fermi 的 fillrate = core clock x SMs x 2.

我也看到新版的GPU-Z是这么算的了。那这块的填充率和ROP的数量没关系了？还是说ROP的性能还是有那么多的填充率（频率*ROP个数），只是因为内部带宽等的问题造成实际理论最大值就 频率*SM个数*2？

Edison

跑 MSAA 的话就会和 ROP 有关系。

inSeek

Edison 发表于 2011-12-24 19:55
跑 MSAA 的话就会和 ROP 有关系。

那为什么Fermi的填充率和SM数量有关呢？只是因为SM到ROP之间的带宽形成瓶颈的问题？

Edison

理论上每个 SM 可以每个周期输出 32 个像素 compoent（SIMD32 per warp / 1 cycle = 32 compoent/cycle），而每个像素需要 4 个 compoent，这样就是 32 compoent/4compoent/pixel = (8 pixels/SM) per cycle。

要令每个 SM 的吞吐率从 8 pixel 降低到 2 pixel，似乎就是内部带宽问题吧。

当然，似乎 GPC 本身的光栅化能力只能做到 8 片元（fragment） per cycle，这样算起来，就是 2 pixel per SM 了，此时瓶颈也就在 GPC 的光栅化能力上了。

panjanstoneborg

Edison 发表于 2011-12-24 21:25
理论上每个 SM 可以每个周期输出 32 个像素 compoent（SIMD32 per warp / 1 cycle = 32 compoent/cycle）， ...

那为什么以前的GPU没有这样的问题呢，是fermi的光栅化单元大大精简了吗，为了做成多个
而且也没发现6900的双光栅化单元喂不饱32个rop，或者说32个就是上限了，所以7900也就限制在32个了
那么nv增加rop也就是为了aa性能而不是填充率了

inSeek

Edison 发表于 2011-12-24 21:25
理论上每个 SM 可以每个周期输出 32 个像素 compoent（SIMD32 per warp / 1 cycle = 32 compoent/cycle）， ...

那光栅化这类的瓶颈，会造成多少性能损失呢？
NV当时这么设计的原因？

另外这也是Kepler SP和非核心同频的原因么？

帮忙解答下吧...