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本帖最后由 eternal0 于 2012-3-13 17:04 编辑 - q8 L7 s1 ~& u% k
Edison 发表于 2012-3-13 16:32 ![]()
8 z1 V; z, J' Q1 d5 x; n0 ?: l0 qDAC 端有缓存的话,时钟信号上升沿或者下降沿存在的位移是能够非常好的克服掉的。 u# f+ h A* \) C5 e, \
) ?8 F3 n2 X, S
I2S 也不是 jitter fr ... 3 \/ d- j* v+ e3 N
缓存虽然是有效的抑制jitter方法,但是对接收端的时钟控制要求非常高,必须和发送端完全一致,否则缓存容易过载或欠载。如果发送端时钟信号不稳定,效果也会打折扣。
6 S6 n( _; r3 m3 s$ p
$ d% _3 o8 N- \乐之邦的MD11、MD30都带FIFO,每次切换采样率或信号源都要等缓存同步后才有声音,大概几秒的时间,而且容易出问题。普通的DAC瞬间就能切换完成的。
3 B+ f* p( x. q9 R1 p% {
7 y; m& {, j. I$ l' @PLL/ASRC/DDS/FIFO/Wordclock都能用来抑制jitter,各有优缺。毕竟S/PDIF不像USB、FW那样可以双向传输控制信号。 |
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