我接受了一个事实，那就是我在过去半年多的时间里数学水平还不及小学1年级……

mooncocoon · 发表于 2012-5-17 18:47

本帖最后由 mooncocoon 于 2012-5-17 19:02 编辑

2048*4096*32*6*1.25，我特么竟然能算成2亿……连10都数不到，只能数到9的我还是自杀算了……

我现在接受NV打下飞碟的事实了，1.33k per ALU的密度就能实现1/3速的DP，Tesla和Fermi上NV做的事远远超过了我的预期啊。
AMD，你需要赶紧想办法好好消化消化这十数亿晶体管，甚至今后会变成数十亿晶体管的负担了……

CHO我错了，你的图没错，SMX Pro里的寄存器就是那个数，是我SB了结果从最开始就错了。我一直以为双方存在的只是代差，结果没想到差距竟然已经达到了这种令人匪夷所思的地步……
还好我一直没写定量的数字，只是定性的讨论了意义，要不文章就要闹大笑话了

loverlong · 发表于 2012-5-17 18:51

。。。。。。。。。。月月你这是在挑某些人的g点。

GTX999 · 发表于 2012-5-17 19:00

二盘菜这么有自知之明

SnakeLee · 发表于 2012-5-17 19:13

大概意思看懂了

接下来那谁怎么办呢...

mooncocoon · 发表于 2012-5-17 19:16

本帖最后由 mooncocoon 于 2012-5-17 19:19 编辑

SnakeLee 发表于 2012-5-17 19:13
大概意思看懂了接下来那谁怎么办呢...

我不知道，我到现在都还完全不能接受如此巨大的差距……这不是一星半点，也不是零点几帧或者几个百分点的跑分，这特么是十几甚至几十亿白花花的晶体管啊

qwased · 发表于 2012-5-17 19:25

不能反应到游戏性能上的改进，对我们来说没啥用

xiaxin222a · 发表于 2012-5-17 20:40

AMD怎么办系列

深谷白云 · 发表于 2012-5-17 20:43

虽然看不懂LZ在说什么，但是看上去很厉害的样子

rSKip · 发表于 2012-5-17 21:00

本帖最后由 rSKip 于 2012-5-17 21:25 编辑

realworldtech这张图感觉不错第二组数据

围观 · 发表于 2012-5-17 21:00

又开始反讽了.

sucKing · 发表于 2012-5-17 21:02

本帖最后由 sucKing 于 2012-5-17 21:04 编辑

自慰贴？

Edison · 发表于 2012-5-17 21:13

rSKip 发表于 2012-5-17 21:00
rtw这张图感觉不错第二组数据

这个表格其实也是有些语焉不详的地方，因为 GK104 或者说 SM3.0 的 max register per work-item 应该是 63，而不是 128。

defencelsj · 发表于 2012-5-17 21:23

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soloparadise · 发表于 2012-5-17 21:30

看来某月又要被喷了！

mooncocoon · 发表于 2012-5-17 21:55

本帖最后由 mooncocoon 于 2012-5-17 22:41 编辑

我下午是真的出了一身的汗，算错的太大了，以至于错误地估计了双方的晶体管负担以及形势……

GT200~GF100为NV换来的不仅仅是4年的时间和简单的经验，这经验的价值甚至已经大到了可以让GK104拥有了乐观估计多达15亿晶体管的富余量，扣除双方的实际晶体管总数差异，NV手头还可以有最多达8亿的余量用来强化它想强化的任何地方。所以，GK104现在的性能完全是情理之中的。
整个Kepler架构中最科幻的部分不是什么Pre-scheduling，不是什么GPU Boost，而是寄存器……单纯从吞吐而不是效率的角度出发，以1.33k per ALU这个密度的寄存器数量来实现1/3速的DP吞吐，这意味着NVIDIA在GK110上理论上拥有了20亿晶体管的余量可以用来榨取性能功耗比，换个角度来说，就是如果在即将到来的GCN2.0中无法实现本质性的突破的话，想要实现相同的DP总量，AMD必须背上这“多余”的20亿晶体管的寄存器负担，也就是可能要在最糟糕的情况下付出总规模超过80亿晶体管的代价。除非AMD能够找到在48CU左右的规模上实现925MHz的频率……

上面的数字可能会因为各种粗糙的估计而出现偏差，但应该大错不错，拿来定性还是够用了的。

5870造的最大的孽，快要跑出来了……如果GCN2.0没能脱离节奏失当导致的经验缺失，进而无法获得必要的突破的话，Tahiti进攻HPC领域的尝试可能会变得极度困难……

AMD面前的路基本上只有一条——赌工艺。收窄规模同时赌上了高频就有生路，1.4T的DP可以是40CU@1110，规模55亿即可控制住，可以是48CU@925，规模可以控制在70亿附近，56CU@800,80亿也许可以控制住，如果最终赌不到比NV更好的频率的话，后果就严重了。
40CU好达成，但图形性能会受到较大地影响，56CU的图形性能比较容易让人接受但代价很大……究竟何去何从，就看AMD自己的选择了。

CC9K · 发表于 2012-5-17 22:42

7870*2@1G需要70亿晶体管么？

defencelsj · 发表于 2012-5-17 22:51

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badchris · 发表于 2012-5-17 22:52

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只看该作者 · 发表于 2012-5-17 23:09

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mooncocoon · 发表于 2012-5-17 23:13

本帖最后由 mooncocoon 于 2012-5-17 23:17 编辑

burntank 发表于 2012-5-17 23:09
你的意思是AMD要造继R600后第二快核心面积超过400MM的芯片吗?
貌似AMD近5年来还木有设计超过400MM的经验 ...

这就是D线之殇……可制造性勾勒的D线已经把AMD围在334+33.4平方毫米以下的区间里了，想要踩出去是非常困难的。
40CU的小芯片可以更容易的达成DP目标，但图形性能进步会相对较小。56CU的芯片在可制造性以及图形层面比较折中，但代价已经进入到较大的地步了。TSMC的20nm原则上在今年年末之前不会正式投产，所以怎么取舍，只能看AMD自己的了。

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