问一下关于PCI-Express总线的几个问题

Tanknet

我们电动力学课要写课程论文,所以问一些比较偏的问题.
/ A) W) g) E2 @: r- I" X为什么高频电路要走蛇形线? 有没有什么地方有比较详细的运算,证明蛇形线的位间串扰小的?或者哪位牛人帮演算一下 我列出了那个Helmholtz偏微分方程,可是不会求解啊,蛇形线我是用sin代替形状的,不好解,或者用直角拐弯和60度拐弯(三角波那种形状)也不好解 有没有哪位做主板的大哥大姐有现成的数值解的?
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还有,同一位的两根线有没有一个最佳的间距?间距太小则线间电容太大,会把有效信号占空比挤小,间距太大则外部高频干扰就可以很容易的破坏两线的差值信号
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我算出来的结论是有一个最佳的间距d,可是这个量级也太小了(大约1*10E-4m)和实际明显不符 哪位实际做主板的强人知道这个该怎么算

; i2 p/ C( ], L, j* K+ q3 W我一向认为PCI-E总线的精华在于差分式传输+高频率，可是为什么大家都说是“串行传输”呢？

其实PCI-E x16不也是16位并行传输的(传输时自动并行,但是芯片编程模型还是串行的,这也就是为什么PCI-E x16的显卡在PCI-E x4的PT880Pro主板上可以用的原因,要是PCI 64的就不能插到PCI 32的接口上面去了)
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+ {+ @* D! h4 i" \! E  \PCI-E总线和PCI总线到底在寻址上有什么不同?PCI有专用的地址线,可是PCI-E没有,难道是通过特定的串行指令字寻址的,就像RDRAM一样?
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我觉得,串行总线更像是一种无奈之举,是因为不需要并行PCI-E那样的传输带宽,加之如果搞PCI-E x32所有设备共享(就像PCI-32一样), 主板上布不下那么多线,jitter也会更严重总线仲裁也更加难办.
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FlexIO不就是高频差分式并行总线吗?不过那个是片间互联,适合做CPU总线的.那个带宽100GB/s不是真的?那为什么说发展方向是串行总线呢?以后,要不要搞高频差分式并行局部总线?

我觉得PCI-E总线点对点连接有个弱点,就是很多带宽浪费掉了,如北桥连接了PCI-E 1x的SCSI控制器和1394控制器,当SCSI工作而1394不工作时,北桥到1394的250MB/s双工带宽就被浪费掉了,而并行总线没有这个缺点,这样,只要布一组线.如果做PCI一样的并行共享式,只要一个PCI-Ex16就可以连接显卡和其他外围(假设为4个)设备,只需要16*4根线从北桥引出,而PCI-E用了20*4根线

1 p; O$ c$ S1 G; _是不是现在主板上插的外围设备的量正在减少,以至于用不着考虑这些,还是共享总线,延迟会增大,还是其他原因?

[ 本帖最后由 Tanknet 于 2006-5-13 19:56 编辑 ]

CQCQ

原帖由 Tanknet 于 2006-5-13 19:51 发表
0 G7 ^4 {4 ]3 X) P5 e我们电动力学课要写课程论文,所以问一些比较偏的问题.
为什么高频电路要走蛇形线? 有没有什么地方有比较详细的运算,证明蛇形线的位间串扰小的?或者哪位牛人帮演算一下 我列出了那个Helmholtz偏微分方程,可是不会 ...

我来简单的回答一下其中的几个我知道的问题：第一，高频电路之所以走蛇形线严格的来讲仅能针对“时钟”或“数据”等传送数字信号为主走线而谈，而像一般的无线电接收机前端也属于高频电路但就是不见蛇形线（除非是基于分布参数的滤波器等或是频率很高用来作一段电感），所以就PCI－Express总线中的蛇形线而言其主要起到线路等长的作用，就是保正从一个芯片到另一个芯片之间的走线长度相等（用模拟电路的观点可以勉强理解为若干跟走线输出端点上的相位都保正同步），因为总线频率高，所以即使一小段的长度都会造成数据“延误”。第二，串扰的不是完全用蛇形线能解决的，像减少串扰应该使走线满足“3W"原则（W是走线宽度）和在满足设计标准的情况下减少走线的宽度（走线细了线路阻抗会提高）。

4 b/ y) h) w3 b0 i- S' Y6 N) f$ Z[ 本帖最后由 CQCQ 于 2006-5-13 21:49 编辑 ]