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请问各位CPU流水线级数和主频之间是什么关系

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w23j 该用户已被删除
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1#
发表于 2006-7-3 19:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
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2#
发表于 2006-7-3 19:42 | 只看该作者
无直接关系,以上
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w23j 该用户已被删除
3#
 楼主| 发表于 2006-7-3 20:58 | 只看该作者
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4#
发表于 2006-7-3 21:27 | 只看该作者
按道理说,同样制成下流水线越长越能跑高频呗
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w23j 该用户已被删除
5#
 楼主| 发表于 2006-7-3 22:44 | 只看该作者
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6#
发表于 2006-7-3 22:54 | 只看该作者
原帖由 w23j 于 2006-7-3 22:44 发表


可否解释一下这是为何?

各级FF/锁存器等之间的组合电路的延迟下降
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w23j 该用户已被删除
7#
 楼主| 发表于 2006-7-3 23:04 | 只看该作者
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8#
发表于 2006-7-3 23:43 | 只看该作者
处理器的主频是根据每级流水线的执行时间而定,流水线越多,每条执行的时间就越短。
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9#
发表于 2006-7-3 23:48 | 只看该作者
原帖由 w23j 于 2006-7-3 23:04 发表



这位大大可否通俗解释一下,小的看不懂。

流水线就和工厂里的是一个概念.人越多,流水线上工位越多,每个人需要干的就少.产品在每个人面前停留的时间就短.单位时间完成的产品就越多罗.
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10#
发表于 2006-7-4 12:20 | 只看该作者
说些基本点, 数字逻辑电路是由时序逻辑电路和组合逻辑电路组成。 Flip-Flops/锁存器属于时序逻辑。

你可以简单想象:
Flip-Flops/锁存器 相当于一级流水线。 各级Flip-Flops/锁存器之间的组合逻辑电路的延迟越大, 主频就越低。
增加流水线级数,有助于组合逻辑复杂度相对降低,有助于降低各级Flip-Flops/锁存器之间的组合逻辑电路的延迟, 便于推高主频。

[ 本帖最后由 hopetoknow2 于 2006-7-4 12:41 编辑 ]

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11#
发表于 2011-1-20 07:57 | 只看该作者
看不懂呀,K10的流水线是几级?
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