分被扣太多了，原创写个精华帖出来赚分

K.J.

Crucial就是Crucial，造出的DDR2条子也很特别哦~

Crucial虽然是Micron直属的厂商，但在大陆的用户貌似现在还很少，相信只要是拆了它条子马甲的人（DDR2）都会发现他相比其他品牌的（包括Micron原厂）DDR2条子有一点不同。在条子的中部多出了一个TI德州仪器芯片，很多人会直接认为它是SPD芯片，然而SPD芯片只是那个TI芯片右边的小芯片而已~那么这个芯片究竟是干什么的捏？
型号：
57F215T
CDCU877

在TI官网上查到的资料：
1.8-V Phase Lock Loop Clock Driver for Double Data Rate (DDR II) Applications
Spread Spectrum Clock Compatible
Operating Frequency: 10 MHz to 340 MHz
Low Current Consumption: <115 mA
Low Jitter (Cycle-Cycle): ±30 ps
Low Output Skew: 25 ps
Low Period Jitter: ±20 ps
Low Dynamic Phase Offset:: ±15 ps
Low Static Phase Offset:: ±50 ps
Distributes One Differential Clock Input to Ten Differential Outputs
52-Ball &micro;BGA (MicroStar Junior™ BGA, 0,65-mm pitch)
External Feedback Pins (FBIN, FBIN) are Used to Synchronize the Outputs to the Input Clocks
Single-Ended Input and Single-Ended Output Modes
Fail-Safe Inputs

说明：
The CDCU877B is a high-performance, low-jitter, low-skew, zero-delay buffer that distributes a differential clock input pair (CK, CK) to ten differential pairs of clock outputs (Yn, Yn) and to one differential pair of feedback clock outputs (FBOUT, FBOUT). The clock outputs are controlled by the input clocks (CK, CK), the feedback clocks (FBIN, FBIN), the LVCMOS control pins (OE, OS), and the analog power input (AVDD). When OE is low, the clock outputs, except FBOUT/FBOUT, are disabled while the internal PLL continues to maintain its locked-in frequency. OS (output select) is a program pin that must be tied to GND or VDD. When OS is high, OE functions as previously described. When OS and OE are both low, OE has no affect on Y7/Y7, they are free running. When AVDD is grounded, the PLL is turned off and bypassed for test purposes.

When both clock inputs (CK, CK) are logic low, the device enters in a low power mode. An input logic detection circuit on the differential inputs, independent from input buffers, detects the logic low level and performs in a low power state where all outputs, the feedback, and the PLL are off. When the clock inputs transition from being logic low to being differential signals, the PLL turns back on, the inputs and the outputs are enabled, and the PLL obtains phase lock between the feedback clock pair (FBIN, FBIN) and the clock input pair (CK, CK) within the specified stabilization time.

The CDCU877B is able to track spread spectrum clocking (SSC) for reduced EMI. This device operates from -40°C to 85°C.

原来它基本上可以理解成基于 PLL 的时钟缓冲器（零延迟），可以非常有效地降低Jitter，在DDR2频率不断提高的同时，减少Jitter对其的不利影响，有助于获得更好的参数（包括小参），目前做到添加这颗芯片的厂商貌似极少哦~~
图片上面那根是G.SKILL F2-8000PHU2-2GBHZ拆了马甲后的外观,只有一块SPD芯片，明显不存在这个Jitter芯片,也许是内存颗粒不同的原因……或者直接可以理解成缩水了，Crucial现在的小D9GMH/GKX颗粒的条子都不再拥有这个芯片了。

这个芯片的好处有三，
1，确保时钟信号是点对点连接
有这个做缓冲，哪怕一个通道插N条内存，PLL芯片到内存颗粒仍然是点对点。
2，时钟信号不再有插座的影响。
3，经过这个芯片处理， JITTER极大的减小了。

点对点 无插座影响，又经过PLL处理。
这个条子的时钟信号比普通显卡上面的内存颗粒还要好了……

不过这个芯片的额定外加电压是1.8V，最高不得超过2.5V，所以对于极限超频玩家或许不是最适合。大D9DQT在2.5V时一般也就跑到DDR2-1066 4-3-2-4的水平了,DDR2-800 3-2-2-4
小D9却可以跑在1120 4-4-4-4左右.所以呢...就看打算怎么用它了.反正我Crucial肯定要留2对,另外用来加2.7V~2.8V高压的条子也准备好了，当然是不具备这个芯片的其他品牌的条子了....哎...
鉴于这个玩意刚刚开始研究，所以先写这么点初步的内容，以后具体的再慢慢加，反正我是越来越喜欢Crucial了……真想买对小D9的DDR2-1000 Crucial Ballistix条子过来拆马甲看看~呵呵~~
今天又到了对Crucial大D9，明天貌似还要来一对。过几天全拆了拍裸照

[ 本帖最后由 K.J. 于 2006-7-15 14:59 编辑 ]

K.J.

占位上图，芯片大特写
这张图比较大，为的就是让各位看得清楚些……

所有拆了马甲，大D9DQT/D9DQW颗粒的Crucial都配备了这颗Low Jitter芯片哦~所以我喜欢死Crucial了，哈哈



[ 本帖最后由 K.J. 于 2006-7-15 14:53 编辑 ]

cybershi

我来支持~~~~

QCQ2003

米国直接邮购来的?

redblue

支持LZ赚分.............

K.J.

原帖由 QCQ2003 于 2006-7-15 15:14 发表
米国直接邮购来的?

恩

8个字————

K.J.

召唤武汉宝宝猪……

K.J.

召唤阿祥哥…………

流氓兔116

看看............

K.J.

UPPPPPPPPPP一下

动力音熊II

支持LZ.........坐在旁边看召唤兽...

fragile

这两天又怎么了，前些天你还是 -3分　。。。＃

gz0921

你没看DATASHEET里面最大工作频率是340MHz？？？哈哈~~

DDR680而已，超频的话是一样的，已经超过这个芯片的极限了~~

本来超颗粒即可，现在又多出一个时钟buffer在里面，好坏亦很难说哦~

gz0921

另外，clock buffer只能引入额外的jitter而不能降低系统的jitter，这里的low jitter是指clock buffer本身产生的jitter比较少，不会对系统的整体jitter产生太多的影响，并不是说是用了clock biffer能降低jitter。基于PLL的clock buffer/clock gen似乎都是这样的~

这里这块芯片的功能应该就是提高了DDR主时钟CK和/CK两个信号的驱动能力，而且不会引入过多的、额外的jitter，我的理解是这样。而这个PLL clock buffer的输出能力是340MHz（DDR680），至于再高的，由于没有实践过，也不好说实际情况会怎样了~

大枫哥哥

看到了深受教育啊／。
米国过来的。

free818

这里其实是没有版主的,LZ想加分没有指望了.

K.J.

原帖由 gz0921 于 2006-7-15 21:33 发表
另外，clock buffer只能引入额外的jitter而不能降低系统的jitter，这里的low jitter是指clock buffer本身产生的jitter比较少，不会对系统的整体jitter产生太多的影响，并不是说是用了clock biffer能降低jitter。基 ...

呵呵
我2.4V拿这对条子跑DDR2-1000的时候完全没有任何问题
而且总归比别人的快

别太相信PDF上的参数
我只看[PDF里写的作用

1.8V 340MHz都是标称值而已

K.J.

这么好的文章居然没版主加精，失望透了

太虚公

原帖由 gz0921 于 2006-7-15 21:33 发表
另外，clock buffer只能引入额外的jitter而不能降低系统的jitter，这里的low jitter是指clock buffer本身产生的jitter比较少，不会对系统的整体jitter产生太多的影响，并不是说是用了clock biffer能降低jitter。基 ...

同意
这个观点
可能是楼主的条子上所有IC体制都比较猛:lol: