原帖由 chenhua007very 于 2007-11-7 20:23 发表
呼呼,LZ不是我打击你,金邦的Cl=4 800白金我摸过不下10只,而且还是当时500一支的条子。灭有一支能2.1V稳上950 5-5-5-15的。
个人觉得应该使用了尔必达的颗粒,发热量很大,对电压不敏感,超频差,现在的金邦白金 ...
MANUFACTURING DESCRIPTION | |||||||||||||||||||||||||||||||||||||||||||||
| Manufacturer's JEDEC ID Code: | Golden Empire (GEIL) | ||||||||||||||||||||||||||||||||||||||||||||
| Module Manufacturing Location: | 54h | ||||||||||||||||||||||||||||||||||||||||||||
| Module Part Number: | CL5-5-5DDR2-800 | ||||||||||||||||||||||||||||||||||||||||||||
| Module Revision Code: | 4100h | ||||||||||||||||||||||||||||||||||||||||||||
| Module Manufacturing Date: | Week 43, 2007 | ||||||||||||||||||||||||||||||||||||||||||||
| Module Serial Number: | 000008CCh | ||||||||||||||||||||||||||||||||||||||||||||
LEGITIMATE ARCHITECTURES | |||||||||||||||||||||||||||||||||||||||||||||
| Fundamental Memory Type: | DDR-II SDRAM | ||||||||||||||||||||||||||||||||||||||||||||
| DIMM configuration type: | Non-ECC/Parity | ||||||||||||||||||||||||||||||||||||||||||||
| DIMM type information: | UDIMM (133.35 mm) | ||||||||||||||||||||||||||||||||||||||||||||
| Number of Row Addresses: | 14 | ||||||||||||||||||||||||||||||||||||||||||||
| Number of Column Addresses: | 10 | ||||||||||||||||||||||||||||||||||||||||||||
| Number of DIMM Banks: | 97 | ||||||||||||||||||||||||||||||||||||||||||||
| Module Bank Density: | 512 MB | ||||||||||||||||||||||||||||||||||||||||||||
| Number of Banks on SDRAM Device: | 4 | ||||||||||||||||||||||||||||||||||||||||||||
| Module Data Width: | 64 bits | ||||||||||||||||||||||||||||||||||||||||||||
| Primary SDRAM Width: | x8 | ||||||||||||||||||||||||||||||||||||||||||||
| Error Checking SDRAM Width: | N/A | ||||||||||||||||||||||||||||||||||||||||||||
| Voltage Interface Level: | SSTL 1.8V | ||||||||||||||||||||||||||||||||||||||||||||
| Refresh Rate/Type: | 7.8 us Self Refresh | ||||||||||||||||||||||||||||||||||||||||||||
| DDR SDRAM DIMM Height: | |||||||||||||||||||||||||||||||||||||||||||||
TIMING SPECIFICATIONS | |||||||||||||||||||||||||||||||||||||||||||||
| Burst Lengths Supported: | 4, 8 | ||||||||||||||||||||||||||||||||||||||||||||
| CAS# Latencies Supported (tCL): | 3.5T, 3T, 2.5T | ||||||||||||||||||||||||||||||||||||||||||||
| Cycle time at Max CAS Latency: | 2.5 ns | ||||||||||||||||||||||||||||||||||||||||||||
| SDRAM Access from Clock (tAC): | 0.40 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Minimum Clock Cycle at tCL = X - 0.5: | 3.13 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Max Data Access Time at tCL = X - 0.5 (tAC): | 0.50 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Minimum Clock Cycle at tCL = X - 1: | 5.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Max Data Access Time at CL = X - 1 (tAC): | 0.60 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Minimum Active to Precharge Time (tRAS): | 37.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Minimum RAS to CAS delay (tRCD): | 15.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Minimum Row Precharge Time (tRP): | 15.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Min Active to Active/Auto Refresh Time (tRC): | 57.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Min Auto Ref to Active/Auto Refresh (tRFC): | 105.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Min Row Active to Row Active delay (tRRD): | 7.50 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Write Recovery Time (tWR): | 15.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Internal write to read command delay (tWTR): | 7.50 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Internal read to precharge command delay (tRTP): | 7.50 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Addr and CMD Input Setup Time Before Clock: | 0.15 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Addr and CMD Input Hold Time After Clock: | 0.22 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Data Input Setup Time Before Clock: | 0.05 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Data Input Hold Time After Clock: | 0.17 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Device Max device cycle time (tCKmax): | 32.0 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Max skew between DQS and DQ signals: | 0.20 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Max Read Data Hold Skew Factor: | 0.24 ns | ||||||||||||||||||||||||||||||||||||||||||||
| Back-to-Back Random Col Access (tCCD): | 0T | ||||||||||||||||||||||||||||||||||||||||||||
SPD PROTOCOL | |||||||||||||||||||||||||||||||||||||||||||||
| Number of bytes written into SPD: | 128 | ||||||||||||||||||||||||||||||||||||||||||||
| Total number of bytes of SPD: | 256 | ||||||||||||||||||||||||||||||||||||||||||||
| SPD Revision: | 0.0 | ||||||||||||||||||||||||||||||||||||||||||||
| Checksum for Bytes 0-62: | 34h | ||||||||||||||||||||||||||||||||||||||||||||
SUMMARY SPECIFICATION | |||||||||||||||||||||||||||||||||||||||||||||
| Module Type: DDR-II SDRAM | |||||||||||||||||||||||||||||||||||||||||||||
| Module Size: 49664 MB | |||||||||||||||||||||||||||||||||||||||||||||
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原帖由 chenhua007very 于 2007-11-8 14:21 发表
不仅是DS3,DQ6,DS4都一样,技嘉的965系列最高端DQ6内存OC都比不上华硕的P5B大便板。
但是技嘉的P35系列则是超内存神器,区区一个P35-DS3P敢和任何一张一线高端板叫板。也不知从那里修得的正果。:p
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