45nm双路至强specfp_rate成绩大幅提高30%

itany

原帖由 罗菜鸟 于 2007-11-15 14:15 发表

我是说还有L3缓存，内存控制器全部封在一起，象SLOTE封装那种，内存控制器与每个核心都有至少256bit与CPU同主频的频率运行。你没有编过程序吗？

为什么不把内存直接封装了?

Prescott

原帖由 罗菜鸟 于 2007-11-15 14:15 发表

我是说还有L3缓存，内存控制器全部封在一起，象SLOTE封装那种，内存控制器与每个核心都有至少256bit与CPU同主频的频率运行。你没有编过程序吗？

我没有编过程序。:funk:
我怀疑你是不是适合学习理工科。

你这样无非就是加个板载的L3，然后把主板做小点，芯片焊死在主板上。

[ 本帖最后由 Prescott 于 2007-11-15 14:33 编辑 ]

bessel

你被娱乐了，哈哈。

原帖由 Prescott 于 2007-11-15 14:27 发表

我没有编过程序。:funk:
我怀疑你是不是适合学习理工科。

你这样无非就是加个板载的L3，然后把主板做小点，芯片焊死在主板上。

罗菜鸟

原帖由 Prescott 于 2007-11-15 14:27 发表

我没有编过程序。:funk:
我怀疑你是不是适合学习理工科。

你这样无非就是加个板载的L3，然后把主板做小点，芯片焊死在主板上。

不是板载L3，而是把L3和多个核心封装在一起，可以将通讯频率做得很高。
你既然编过程序，应该知道指令与数据在内存中是有连续性的，内存操作基本上是对数组的操作。
内存控制器和L3集成到一起，L3足够大，以CPU每个指令周期寻址寻址16bit（只考虑偏移地址，不考虑段地址的），也就是64KB为一个单位，L3可以做1K个单位的容量。内存控制器将处理器段地址请求的起使地址中的数据映射到L3中，L3中每个64K的单位映射主内存中相应的内存地址。对于CPU来说只能访问L3，而L3中的协处理器才能访问主内存。

罗菜鸟

原帖由 itany 于 2007-11-15 14:24 发表


为什么不把内存直接封装了?

SRAM和DRAM的成本问题

Prescott

原帖由 罗菜鸟 于 2007-11-15 18:19 发表

不是板载L3，而是把L3和多个核心封装在一起，可以将通讯频率做得很高。
你既然编过程序，应该知道指令与数据在内存中是有连续性的，内存操作基本上是对数组的操作。
内存控制器和L3集成到一起，L3足够大，以CPU每 ...

在你空想之前，请先学习基础知识，千万不要以为自己比这个世界上成千上万的教授博士硕士体系架构师资深工程师更有创意。

知道的越多，越会觉得自己无知。反之亦然。

wodaoo

“知道的越多，越会觉得自己无知。反之亦然”
顶这句，深有同感:thumbsup:

现在很好奇C2D后下一代会是什么样子有什么特点

罗菜鸟

你就牛逼？你就知道的多？你不就一个在intel打工的，真正的核心技术估计你也接触不到

Prescott

原帖由 罗菜鸟 于 2007-11-15 18:54 发表
你就牛逼？你就知道的多？你不就一个在intel打工的，真正的核心技术估计你也接触不到

但起码我知道自己很无知。

罗菜鸟

原帖由 Prescott 于 2007-11-15 18:35 发表

在你空想之前，请先学习基础知识，千万不要以为自己比这个世界上成千上万的教授博士硕士体系架构师资深工程师更有创意。

知道的越多，越会觉得自己无知。反之亦然。

至少我仿真过，技术上没有问题。
2个ARM7的核，2个NIOS2，都能仿真，操作系统ucOS

[ 本帖最后由 罗菜鸟 于 2007-11-15 19:06 编辑 ]

Prescott

原帖由 罗菜鸟 于 2007-11-15 19:05 发表

至少我仿真过，技术上没有问题。
2个ARM7的核，2个NIOS2，都能仿真，操作系统ucOS

我有说过不可行吗？
你去看看Core, Barcelona各个处理核心之间如何互联的吧，基本原理一样，但是要考虑的问题却要多得多，复杂的多得多。
你的言论就如同自己做了个模型飞机，然后就开始不看好B-2的设计。

4X4

:lol: 老P的确牛B。

Prescott

原帖由 wodaoo 于 2007-11-15 18:52 发表
“知道的越多，越会觉得自己无知。反之亦然”
顶这句，深有同感:thumbsup:

现在很好奇C2D后下一代会是什么样子有什么特点

Nehalem？把互联做到尽量完美。

[ 本帖最后由 Prescott 于 2007-11-15 19:24 编辑 ]

罗菜鸟

原帖由 Prescott 于 2007-11-15 19:19 发表

我有说过不可行吗？
你去看看Core, Barcelona各个处理核心之间如何互联的吧，基本原理一样，但是要考虑的问题却要多得多，复杂的多得多。
你的言论就如同自己做了个模型飞机，然后就开始不看好B-2的设计。

任何系统设计都是在性能和成本之间权衡的

Prescott

原帖由 罗菜鸟 于 2007-11-15 19:23 发表

任何系统设计都是在性能和成本之间权衡的

呵呵，你的所谓的带L3的内存控制器如何实现的？

是不是这个L3提供两组接口？分别连接两个ARM7？ARM7过来的地址到L3中查？命中了就直接把数据传过去？

complexmind

原帖由 Prescott 于 2007-11-15 06:35 PM 发表

在你空想之前，请先学习基础知识，千万不要以为自己比这个世界上成千上万的教授博士硕士体系架构师资深工程师更有创意。

知道的越多，越会觉得自己无知。反之亦然。

顶这一句，，，，，，，:) :)

罗菜鸟

原帖由 Prescott 于 2007-11-15 19:32 发表

呵呵，你的所谓的带L3的内存控制器如何实现的？

是不是这个L3提供两组接口？分别连接两个ARM7？ARM7过来的地址到L3中查？命中了就直接把数据传过去？

2片16K的SRAM，两片ARM7，一片Altera cyclone，一条64MB的SDRAM

排骨饭

为何罗教授不去INTEL或者AMD任职？如果去龙芯，估计可以称霸全球~:thumbsup:

Prescott

原帖由 罗菜鸟 于 2007-11-15 22:47 发表

2片16K的SRAM，两片ARM7，一片Altera cyclone，一条64MB的SDRAM

一个简单问题：ARM7内部是有8K的数据缓存的（如果我没记错的话）。如果ARM7(0)缓存了地址A上的数据，ARM(1)要更新地址A上的数据（也就是写），你是如何通知ARM(0)地址A上的数据被其他处理器改动了的？或者直白一点：缓存一致性你是如何实现的。
貌似ARM7的cache是write-through的，倒是省了你不少事。

[ 本帖最后由 Prescott 于 2007-11-15 23:46 编辑 ]