从GT200 的成品率说点IC 设计的概念，

Edison

不考率从废品中筛选的GTX260，完整功能并能达到额定工作频率的GT200芯片良率高于wafer能摘取芯片总数的30%，这是目前的数字。

tomsmith123

你这个电路恐怕只能做2倍频，也就是我为什么说难做倍频的原因。
PLL 倍频电路，可以做任意整数倍的倍频，这是为什么数字电路时钟比较倾向用PLL 做倍频。

zmw_831110

在FPGA里面有2种始终倍频分频专用器
一种叫PLL,模拟的
一种叫DCM,数字的(Xilinx专用)

在FPGA里面用计数器实现分频的时钟各项参数都不是很好

ASIC没搞过,不清楚

dennis

原帖由 zmw_831110 于 2008-6-15 20:27 发表
在FPGA里面有2种始终倍频分频专用器
一种叫PLL,模拟的
一种叫DCM,数字的(Xilinx专用)

在FPGA里面用计数器实现分频的时钟各项参数都不是很好

ASIC没搞过,不清楚

用PLL就是为了时钟参数好看。而不是什么可以任意整倍数。
PS PLL的一个重要作用就是做时钟净化
如果单纯的时钟发生 计数器＋触发器足够了。

cardex_sp

原帖由 末日之刃 于 2008-6-15 20:07 发表

我是来补贴的，心情不佳，懒得多说了……

这也能叫倍频电路么？

tomsmith123

单纯时钟发生，用晶振就够了，时钟信号也可以做得很好，不过晶振的频点是相对固定的。
Xilinx DCM 里面用的是一种叫DLL 的锁相环，原理和PLL 差不多。

cardex_sp

原帖由 dennis 于 2008-6-15 20:32 发表


用PLL就是为了时钟参数好看。而不是什么可以任意整倍数。
PS PLL的一个重要作用就是做时钟净化
如果单纯的时钟发生 计数器＋触发器足够了。

第一次听说PLL只是为了时钟好看.....晶振频率是固定的，产生高频率只能用锁相环

tomsmith123

这是一种简单的2倍频电路，原理是用触发器提取上升沿下降延形成脉冲而2倍频。

tomsmith123

PLL 的相位一致性会比触发器倍频好一些，改进PLL 更强调相位捕捉精度，克服相位累计误差。

bull

看来有必要对楼主以外的人说明一下PLL到底是做什么用处的。
单纯的高频信号是用不着PLL的 直接触发器＋计数器就可以了。
PLL的作用是 实现时钟净化。减少时钟JITTER。
从电路上说 PLL等效一个中心频率可变的窄带带通滤波器。
高质量的PLL 可以提高电路运行的极限频率。
AMD最近新出的芯片组 所谓提高超频能力 就是因为改进了PLL。
主板显卡厂家如果肯下血本，也可以用外置的PLL改进时钟质量 从而提高超频极限。
海盗旗当年有一款内存条 上面集成了0延迟的PLL芯片 用于净化时钟。在不加压的前提下 这个内存的超频能力非常出色。

[ 本帖最后由 bull 于 2008-6-15 20:50 编辑 ]

cardex_sp

原帖由 tomsmith123 于 2008-6-15 20:42 发表
这是一种简单的2倍频电路，原理是用触发器提取上升沿下降延形成脉冲而2倍频。

是的，但是占空比没办法控制，实用性为0。

cardex_sp

原帖由 bull 于 2008-6-15 20:46 发表
看来有必要对楼主以外的人说明一下PLL到底是做什么用处的。
单纯的高频信号是用不着PLL的 直接触发器＋计数器就可以了。
PLL的作用是 实现时钟净化。减少时钟JITTER。
从电路上说 PLL等效一个中心频率可变的窄带带 ...

怎么从低频时钟得到高频时钟呢？
对于数字电路而言大部分情况下PLL就是个倍频器而已。

bull

原帖由 cardex_sp 于 2008-6-15 20:56 发表

怎么从低频时钟得到高频时钟呢？
对于数字电路而言大部分情况下PLL就是个倍频器而已。

PLL就是用来消抖动的，还有就是多个时钟之间精确同步用的。
对于频率比较低 规模比较小的数字电路 根本不会用什么PLL 直接触发器倍频了事。
比如那一大堆单片机就是如此

zmw_831110

原帖由 dennis 于 2008-6-15 20:32 发表


用PLL就是为了时钟参数好看。而不是什么可以任意整倍数。
PS PLL的一个重要作用就是做时钟净化
如果单纯的时钟发生 计数器＋触发器足够了。

在FPGA的设计里面,计数器作为时钟是非常不推荐的动作,因为时钟进不了全局时钟布线网络,并且也像前面的朋友所说的,有累计抖动误差,DCM具有一个feedback,用来矫正

在跑高频的时候,会遇到困难(建立保持时间)

FPGA比较死,半定制,要照着其内部构造来写RTL

ASIC全定制,随意性相当大

另外,Xilinx的DCM支持32倍频,32分频(乘除共同作用),不过有最低输出时钟的限制

[ 本帖最后由 zmw_831110 于 2008-6-15 22:01 编辑 ]

bull

原帖由 zmw_831110 于 2008-6-15 21:57 发表


在FPGA的设计里面,计数器作为时钟是非常不推荐的动作,因为时钟进不了全局时钟布线网络,并且也像前面的朋友所说的,有累计抖动误差,DCM具有一个feedback,用来矫正

在跑高频的时候,会遇到困难(建立保持时间)

...

FPGA的规模和频率都有点大了 所以不推荐计数器。
单片机就无所谓了

zmw_831110

我刚到新的公司的时候,看了些以前的工程师留下来的FPGA代码
把计数器分频当时钟的,数不胜数
不过频率都比较低,32M,16M的
不过机器的可靠性真的挺差

skywalker_hao

原帖由 Edison 于 2008-6-15 20:09 发表
不考率从废品中筛选的GTX260，完整功能并能达到额定工作频率的GT200芯片良率高于wafer能摘取芯片总数的30%，这是目前的数字。

这个数字很好了
似乎比先前传出的好得多

skywalker_hao

原帖由 ArthurMa 于 2008-6-15 18:28 发表
TSMC现在是全球最大的集成电路制造公司吧？怎么技术方面总是那么让人不能放心...当年ATI也被吃过一次

显然不是，前面有intel和samsung还有TI
技术方面更是暂时只能跟在别人后面（当然samsung比tsmc弱很多）
http://www.realworldtech.com/page.cfm?ArticleID=RWT011608222300&p=6
不过从这一期IEDM的数据看，似乎TSMC赶上来了

bobtom_wu

lz是做ic后端的吗？在哪里做的？