关于多DAC并联的一些问题，请高手解答

酷风

在多DAC并联之后，会带来哪些好处？
6 u; w+ H8 i4 Z$ e0 y9 t我记得有人说过并联之后会降低jitter值，除此以外还有其他的影响吗？
2 J# s* L0 t2 \& [输出的信号强度会不会有变化？
8 W1 W7 c3 P' L9 i; p8 @我指的是vrms的值，电压在并联之后会不会有所提升

fineday

好处啊，线路比较烂的DAC可以得到更高的信噪比啊、动态范围啊之类:p
前提是线路比较烂哦～

kim.lee

不懂，来看答案:a)

zifzhu

应该是THD吧。jitter是时序的问题，应该和DAC芯片无关。Vrms也不会有变，并联吗，一个2.6v和一个2.4v并一起不能得到5v的。同样，也不会是2.5。因为不管什么输出级，拉低和拉高的电流是不一样的，而且一般都还相差蛮大的，不过总归会靠近2.5一些，所以多少还是有些效果的。并联就像现在的SLI一样，实在是用了最好的芯片还不够才这样做，7600gt再怎么SLI也比不过8800ultra的。建议还是用一个好一点的芯片就行了。

chairmanai

浅谈音频DAC的特殊用法

二、并联法
并联使用DAC可提高等效比特数，提高转换精度，还原音乐的厚度感和力度感增强，在DAC的其他用法中，也可再施加此法，效果显著，因此它在高档机中获得了广泛的应用。


原理见图2（a）所示。n个DAC并联同步工作，将n个DAC输出的电流信号相加，再经过电流/电压（I/V）变换，输出模拟电压信号。
这种方法对小信号处理能力明显增强，等于增加了DAC的比特数。例如，2个18 bit DAC并联后的转换精度相当于19 bit，4个20 bit DAC并联后转换精度相当于23 bit ，而8个20 bit DAC并联后转换精度相当于24 bit，等等。PCM1704等24 bit DAC出现之前，高档数字音响的24 bit转换精度就是利用多个DAC并联方法得到的。
, j% p' H+ b; G& b当DAC并联使用时，信噪比、动态范围都会提高，而失真度将会减小，各种误差也被平均化而降低。
例如，对4个性能一致的20 bit DAC芯片进行并联实验，分别对1个、2个并联、3个并联、4个并联的信噪比（SNR）、总谐波失真（THD）、动态范围（DR）进行测试，测试的结果分别见图2（b）、图2（c）和图2（d）所示。
从图2（b）的信噪比（SNR）特性测试图可以看出，随着DAC并联数目的增加，信噪比明显增加，由单个的115.8dB增加到2个并联的117dB、3个并联的119.2dB和4个并联的120.7dB。
7 g2 \$ I; }1 T: ]: \. Q从图2（c）的总谐波失真（THD）特性测试图可以看出，随着DAC并联数目的增加，总谐波失真也有降低，由单个的0.0024%降低到2个并联的0.0019%、3个并联的0.0016%、4个并联的0.0014%。
$ }/ x& r( |/ I$ W5 F% ~* T从图2（d）的动态范围（DR）特性测试图可以看出，随着DAC并联数目的增加，动态范围也在提高，由单个的100.5dB增加到2个并联的101dB、3个并联的101.3dB、4个并联的101.5dB。


4 X. r- {* k' s2 v
( y9 _1 I2 P6 y' j详细内容可以去这里看看：
http://www.audio-gd.com/audio/two/new_page_18.htm
http://www.go-gddq.com/html/2006-10/407373.htm
8 J; l& i0 y  _6 [& c' H) B& k4 n

一生相随

原帖由 chairmanai 于 2007-12-10 16:23 发表
; L) {- B3 `* V  s) V9 B, {浅谈音频DAC的特殊用法二、并联法
) D- ]! }# E6 b7 L/ N# X并联使用DAC可提高等效比特数，提高转换精度，还原音乐的厚度感和力度感增强，在DAC的其他用法中，也可再施加此法，效果显著，因此它在高档机中获得了广泛的应用。

8 Y. H' Z8 ?, h' h1 j" I812271
, ~/ O8 h7 Y5 |) ?* K+ I$ Q* m7 Y原理 ...

6 @* K' _  k( b0 {* \* l, haudio-gd:rolleyes:
% {$ a, i( `! L我就是请教了这个老板后才去尝试并联DAC的-_- 他比较空闲的时候还是很有耐性的:shifty:

chairmanai

原帖由 一生相随 于 2007-12-10 04:34 PM 发表
. j4 y/ P8 ], `9 c
% k# V! n; e; D5 Faudio-gd:rolleyes:
我就是请教了这个老板后才去尝试并联DAC的-_- 他比较空闲的时候还是很有耐性的:shifty:

& ^8 F2 j4 v. A) B; b2 L% l他在土炮界也算小有名气了:lol:

zifzhu

原帖由 chairmanai 于 2007-12-10 16:23 发表
浅谈音频DAC的特殊用法二、并联法
并联使用DAC可提高等效比特数，提高转换精度，还原音乐的厚度感和力度感增强，在DAC的其他用法中，也可再施加此法，效果显著，因此它在高档机中获得了广泛的应用。

) E5 J7 t  D& i( ~5 a9 \812271
/ M1 E  P  P4 @6 L" n3 t$ v原理 ...

$ y& r/ |; O1 m& s6 Y' g就是搞不懂为什么会提高bit数。信号源就就是那么多bit，DAC哪里去自己加几个bit呢？除非信号源是高bit的，比如20bit。DAC是低bit的，比如18bit。那么信号源就可以分配四个不同的数据到四个DAC后并联取平均值。比如
20bit:    000000000000000001 可以这么分配
18bit_0: 0000000000000001
  a' `2 v$ H4 ^9 \8 p6 \5 x4 c18bit_1: 0000000000000000
$ H& L( E( x+ |: m* m9 p18bit_2: 0000000000000000
18bit_3: 0000000000000000
- B/ A! f' |* `: v# ~  \: U这样就是20bit了，因为输入是不同的，所以输入不能并联起来，要做这个动作还是蛮复杂的，除非自己写FPGA来做，现成的IC一般都不会有这种功能。

一生相随

弄的越来越复杂了:sweatingbullets: 还是我的一托锡简单，就这样并了，引用别人的话:shifty: 谁用谁知道-_-

chairmanai

其实提高bit数那一段我也看得不是一般纳闷:sweatingbullets:

flz821028

原帖由 chairmanai 于 2007-12-10 16:23 发表
7 }2 z+ {) [6 g( q  C6 o浅谈音频DAC的特殊用法二、并联法
……
……
' ~8 [$ v, R0 M* I9 ^例如，2个18 bit DAC并联后的转换精度相当于19 bit，4个20 bit DAC并联后转换精度相当于23 bit ，而8个20 bit DAC并联后转换精度相当于24 bit，等等……

- h0 }0 `5 E2 }5 e7 _, K; J鸡蛋里挑点骨头:loveliness:   貌似应该是“4个20 bit DAC并联后转换精度相当于22 bit ，而8个20 bit DAC并联后转换精度相当于23 bit”

酷风

看来并联的好处多多呀！:w00t):

酷风

原帖由 caojy 于 2007-12-10 23:11 发表
9 X1 h7 o( Z! g: \3 F5楼的回答是抄电子报的，还把它的错误一样抄来。

什么错误？能不能说一下？

flz821028

原帖由 酷风 于 2007-12-11 10:55 发表

/ D$ p8 h) Z' I3 ^" e4 N9 ]什么错误？能不能说一下？

9 e2 C8 T& |; I3 u# x貌似就是我11楼说的那个吧？:unsure:

HerculesVR

DAC 电路并联，没有一个好时钟 那基本就是劣化音质···

gz0921

提高比特数其实道理很简单，可以拿两个并联的情况来说明。
- f" z3 Z6 Z8 z  @: T% y' e8 d+ ]9 Z" @
( n# x" e0 X$ w! T. c  c比如输入信号是17bit的，去掉符号位，为16bit，那么使用两个16bitDAC，用输入数据的符号位做数据选通信号，整数时送给一个DAC，负数时送给另外一个DAC，二DAC输出的参考分别接正负基准源，再用差分运放将两DAC的输出合成，那么就相当于用两个16bitDAC达到一个17bitDAC的精度了。
0 Z1 ^! j$ k3 E3 [7 Z4 c% }
依次类推，合并两组这种结构，就有18bit精度～

zifzhu

原帖由 gz0921 于 2007-12-11 12:40 发表
提高比特数其实道理很简单，可以拿两个并联的情况来说明。
% c3 e" f6 Y8 h8 X4 d9 t1 q
* Y& |0 V0 W6 V% D. P" N8 o4 t" i比如输入信号是17bit的，去掉符号位，为16bit，那么使用两个16bitDAC，用输入数据的符号位做数据选通信号，整数时送给一个DAC，负数时送给另外一个DAC， ...

7 d: W$ ]* J( K4 n3 \很大一部分的DAC都是串行总线的。所以去分割bit位不是加几个门电路就能解决的，要自己写FPGA。所以个人对提高比特数这个说法还是持保留态度。

酷风

原帖由 HerculesVR 于 2007-12-11 12:28 发表
2 g2 z  O( h) D& u) K) y, p9 rDAC 电路并联，没有一个好时钟 那基本就是劣化音质···

看来下一步就是要换个精度更高的晶振了……