拉娜芘的行为艺术larrabee

Edison

那就其实是这段内容了：

"Finally, Larrabee VPU instructions can be predicated by a mask
register, which has one bit per vector lane. The mask controls
which parts of a vector register or memory location are written
and which are left untouched. For example, a scalar if-then-else
control structure can be mapped onto the VPU by using an
instruction to set a mask register based on a comparison, and then
executing both if and else clauses with opposite polarities of the
mask register controlling whether to write results."

predaking

原帖由 RacingPHT 于 2008-9-2 10:12 发表
预测寄存器其实很普通，可能他翻译的不大好，英文就是predicated register。我认为应该翻译为断言寄存器？

哥们，这可是CSarch的基本功……，是条件寄存器。

gaiban

原帖由 predaking 于 2008-9-2 09:57 发表



是么，呵呵 ：〉

记得N年前，我的小组还在的时候我主持过Inorder MPU和4-way Superscalar OOO MPU的Design，也相当长的时间研究过SMT OOO MPU，主要是以DEC Alpha 21464的思想为原型，呵呵。这都是我们之前 ...

  是硬件简介--以介绍几个关键硬件为主，软件仅仅是简单的形象的说一下而已，把tile/bin的特征说清楚--本质是分块渲染(比较适合larrabee，你要是从GPU的角度看，larrabee的cache就可以变成了GPU的寄存器了)。  也是说一些别人没说的，或者别人说错的。  
  可能有些细节有出入，但是基本处于“官方正史"的观念与角度来介绍larrabee。

  往大处算strands， 32核心larrabee，4线程/核心，2-10 fiber/线程，16-64strands/fiber， larrabee是可以有上万个strands了。 从GPU角度看，32核心larrabee是一个512个高频SP/32个TMU，strands数量上万(32X4X10X64=8万多个"GPU线程")，大量向量寄存器(0级寄存器)，"一级寄存器"容量1MB，"二级寄存器"容量8MB。

  至于"野史"的观念与角度--"偶是这么看问题的，偶是那么看问题的"。 那是个人自由了。

  另外，larrabee与P54C的关系并非等价关系，如果可以就应该认为是一个兼容于pentium核心的新设计的SMT处理器--或许能降低误解出现的概率。

daniel_k

想请问一下：这个拉拉比是不是在intel发布的业界首款DX10显卡（G965）的基础上研发出来的呢？

Prescott

原帖由 itany 于 2008-9-2 10:01 发表


请问Prescott大，Larrabee每个核心每周期到底是发射1个512bit AVX还是发射两个啊？
如果是一个，貌似达不到单精度2Tflops

一个，FMA算两个

gaiban

原帖由 predaking 于 2008-9-2 10:45 发表



别的就不评价了就评价一点，LRB L2$相当于GPU fifo，不是RF。

你可以看成是可以OOO的fifo，其实也是RF。 从向量指令的角度看，L1是RF,L2自然也可以是RF了，就是延迟有区别。

gaiban

其实可以是有register cache概念来看问题，有些限制罢了。

gaiban

原帖由 predaking 于 2008-9-2 11:15 发表


着结论厉害……应该ISCA上面给哥们20分钟发言

  三流处理器国家的research，天天鄙视一流处理器国家的产品， 概念是天天变化， 没有变化的是长期落后。
  既然人家intel提出来那些看法，那些角度来思考，自然是有它内在原因。 缓存是全相联的哦。

Prescott

某位仁兄也实在是太自大了。
何止是三流，根本就是不入流。
这个架构放在这里，已经是现有成熟技术的集大成者，可以说颠覆传统GPU的设计，这一步已经跨的足够大，业界已经是一片哗然。

做产品不是做research，把一大堆概念性质的东西往上堆，最终只能造成产品失败。G80连CC都没有，在这里就要求LRB有transactional CC，否则就是落后，这不是扯淡吗？

[ 本帖最后由 Prescott 于 2008-9-2 11:28 编辑 ]

gaiban

原帖由 predaking 于 2008-9-2 11:41 发表
恩，非技术论坛果然不一样

受教受教 ：〉

  有话好好说，  何必冲头冲脑呢？
  被河_蟹了吧

gaiban

原帖由 Edison 于 2008-9-2 10:04 发表
似乎只有 "向量指令采用16比特预测寄存器控制向量指令的16路计算结果哪些应该写回到寄存器" 这句话是 larrabee-manycore.pdf 里没留意到的。

  说明你没有好好看，而P大看的比较仔细。  有很多细节是 larrabee-manycore.pdf 里没有的，或者是没有直接说的。或者是没有被你们好好当成一回事来讨论的。  
   能看懂的人很少。  

   另外来的“predaking”哪是来讨论larrabee的？ 什么新的细节都没有提供，就来表个态偶是高手，nv与intel的设计都很差。

  应该说，讨论的是目的是利用larrabee的更多硬件规格细节的披露，来和nv/ati的产品比较优劣得失， 设计理念上的差异， 有可能的坑在哪里，等等。。。。。。

Prescott

原帖由 gaiban 于 2008-9-2 12:37 发表

  说明你没有好好看，而P大看的比较仔细。  有很多细节是 larrabee-manycore.pdf 里没有的，或者是没有直接说的。或者是没有被你们好好当成一回事来讨论的。  
   能看懂的人很少。  

   另外来的“predaking” ...

这个不是我看得仔细，而是我原先就都知道。:a)
写这个的人一定看了相当详细的内部资料。