拉娜芘的行为艺术larrabee

itany

原帖由 Prescott 于 2008-9-2 10:56 发表

一个，FMA算两个

那我就知道了，谢谢

Edison

larrabee-manycore.pdf 还有些"配套"的 slide，我在 Larrabee 专题中就都给出过连接：

http://s08.idav.ucdavis.edu/fors ... cs-architecture.pdf

我的看法是，楼主目前所说的的确并没有超越 Siggraph 08 上能看到的东西。

predaking

经常去砸，那边没有做Arch的，离Arch最近的只有Verification。

我就是路过玩玩 ：〉

gaiban

原帖由 Edison 于 2008-9-2 14:40 发表
larrabee-manycore.pdf 还有些"配套"的 slide，我在 Larrabee 专题中就都给出过连接：

http://s08.idav.ucdavis.edu/forsyth-larrabee-graphics-architecture.pdf

我的看法是，楼主目前所说的的确并没有超越 S ...

但是超越了所有基于中文的介绍。  问题是， 人家intel那里有正规的介绍，到了国内，就是变成了死的pdf，没人翻译没有说法了。

因为有了对后藤的翻译，后藤的一些废话到还继续流传。

而"predaking"所说偶是废话一千字，恰恰就是intel介绍larrabee硬件的正规幻灯片的中文翻译与细节，可能有些细节有点出入，但是该点的基本都点了一下，反正intel都是这么说larrabee硬件的。

  正规的材料没有人来翻译整理， 就剩下乱说乱评流毒天下。

所以只有P大清楚没几个人弄清楚那是intel介绍的larrabee硬件。  
  软件上的事情是另外一回事情，要分开说的话还有好几篇。

[ 本帖最后由 gaiban 于 2008-9-2 15:28 编辑 ]

gaiban

偶就是告诉你们， intel是怎么介绍larrabee的硬件的.

gaiban

原帖由 predaking 于 2008-9-2 15:32 发表
对本人的评价很好，受教受教 ：〉

偶用中文给了事实。
  请问你对intel关于larrabee的硬件介绍有何感想？ 你认为intel的硬件idea是什么？  先弄清楚，偶的介绍当前是针对硬件那一部分，还没有涉及programming/或软件问题上的idea， 你别扯远了谈软件。  看你就会酸。  你说了你的idea吧。看看和intel的原意有多大的落差？

aeondxf

{biggrin:] 双核gesher集成4核的larrabee……我来了……

gaiban

原帖由 RacingPHT 于 2008-9-2 15:13 发表


说错了不要紧，我不是做硬件arch的，我做软件附带需要了解一下硬件。
基本上吧，这里装外行，还不说出了多少错漏，而又没有营养的的就是你了。
你看看你这个回贴，有哪怕一点点的信息量么？

他就没有信息，只有他的idea。  而且还是搞不清楚别人是说软件还是说硬件，他都分不清的。 扁人是第一要务。
吵到现在，他到底说了什么啊。  既然他认为intel对larrabee硬件简介说的不好， 那就请他说说看吧。  

  小结一下他的开始一些说法， 他说larrabee就是P54C的SMT版，P54C实现SMT好大的课题啊， 怎么弄得啊， 你们都不懂吧？
   偶就觉得larrabee的核心应该是重新设计的，至于说它是P54C后代也就是intel的一句话而已。 谈P54C如何实现SMT并没有太大意义。

Prescott

原帖由 Edison 于 2008-9-2 14:40 发表
larrabee-manycore.pdf 还有些"配套"的 slide，我在 Larrabee 专题中就都给出过连接：

http://s08.idav.ucdavis.edu/forsyth-larrabee-graphics-architecture.pdf

我的看法是，楼主目前所说的的确并没有超越 S ...

也许确实是没有超越，但是又有几个人真正理解了呢？
ISA中非常重要的mask register以前都没有人注意到，Gather/Scatter也没有太多人提。
这千把字起码点出了几乎所有LRB体系架构中最重要的地方，其实这个VPU的设计像极了G80的SM

[ 本帖最后由 Prescott 于 2008-9-2 16:14 编辑 ]

Edison

Gather/Scatter 部分其实在大家看到 iL2-sub CACHE/L1 D-cache/Ring-Bus 的设计后都明白是怎么回事了吧。

gaiban

原帖由 Edison 于 2008-9-2 16:17 发表
Gather/Scatter 部分其实在大家看到 iL2-sub CACHE/L1 D-cache/Ring-Bus 的设计后都明白是怎么回事了吧。

是怎么一回事啊？

Prescott

原帖由 Edison 于 2008-9-2 16:17 发表
Gather/Scatter 部分其实在大家看到 iL2-sub CACHE/L1 D-cache/Ring-Bus 的设计后都明白是怎么回事了吧。

怎么一回事啊？
愿闻其详

Edison

Larrabee 在 G/S 的时候，只能做到单周期完成同一个 cache line 的 G/S，如果从不同的 cache-line  G/S，就可能需要更多的时间，例如两条不同的 cache-line，可能就是两倍的时间，最糟糕的情况应该是16倍，这样的设计显然是没有做 multi-ported。

CUDA 目前的 shared memory 是 multi-bank (8-bank），刚好对应两个 4D Vector，所以在同一个 Cycle 内的话，两个 4D Vector 是可以同时存取不同的 bank（只要没有  bank conflict 的话）。 Larrabee 就没法实现这点，除非它把 G/S 做到 cache 内，只是这样会变得很复杂。

lwmq

原帖由 aeondxf 于 2008-9-2 16:03 发表
{biggrin:] 双核gesher集成4核的larrabee……我来了……

你你你你你.....
跪下!!!

Prescott

原帖由 Edison 于 2008-9-2 17:03 发表
Larrabee 在 G/S 的时候，只能做到单周期完成同一个 cache line 的 G/S，如果从不同的 cache-line  G/S，就可能需要更多的时间，例如两条不同的 cache-line，可能就是两倍的时间，最糟糕的情况应该是16倍，这样的设计 ...

同一个cache line的G/S？
你有没有想过一个cache line多大？一个Vector register多大？

Edison

这个 06 年的 paper 已经说得很清楚了：cache line 是 512bit aka. 64B。

6119W

怀念从前多家图形芯片厂商竞争的年代，希望能做成三家鼎立的状态，要不然老是两家没劲